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半加器全加器&4位奇偶发生器设计实验报告

上海大学计算机学院

《数字逻辑实验》报告 2

姓名王僖学号 12125821 教师刘学民

时间周一（7-10）地点计算机学院大楼 704机房机位 38

一．分立元件构成半加器和全加器实验 1. 实验目的

1）掌握组合逻辑电路的功能测试 2）学会二进制数的运算规则

3）掌握构造半加器和全加器的逻辑功能

2. 原理

半加器是对两个一位二进制数进行相加，产生“和”与“进位”。根据半加器逻辑表达式可知，半加器的“和”Y 是A 、B 的异或，而“进位”Z 是A 、B 的相与。故半加器可用一个集成异或门和两个与非门组成。

全加器将两个一位二进制数及来自低位的进位Ci-1进行相加，产生“和”Si 与“进位Ci ”。构成全加器的方法有多种：可用异或门和与非门等门电路组成、可用若干与门组成也可用半加器和或门组成。

3. 实验步骤

1）先用74LS00和74LS86芯片搭建成半加器，并测试其功能，记录结果。 2）如上构建两个半加器然后配合其他门电路构成全加器，并测试其功能，记录结果。

4. 实验数据

1）半加器

2）全加器

5.实验现象

1)半加器：当两个开关都拨向下方（0）时，左右两个

二极管均上方发光（0）；当两个开关都拨向上方（1）

时，左右两个二极管均上方发光（1）；当两个开关一

上一下时，半加器的“和”Y对应的二极管下方亮（1），

“进位”Z对应的二极管上方亮（0）。

2)全加器：当三个开关都拨向下方（0）时，左右两个

二极管均上方发光（0）；当三个开关都拨向上方（1）

时，左右两个二极管均上方发光（1）；当两个开关拨

向上方（1）一个开关拨向下方（0）或两个开关拨向

下方（0）一个开关拨向上方（1）时，一个二极管上

方亮，一个二极管下方亮。

6.体会

在实验过程中对半加器全加器的构成个功能有了进一层次的了解。同时在充分预习的基础上能够在较短时间内很好的完成实验。所以实验前充分的预习很重要。

二．用MAXPLUS设计二位全加器和四位奇偶发生器实验

1.实验目的

学习使用可编程逻辑器件开发工具MAXPLUS设计电路并用MAXPLUS分别设计二位全加器和4位奇偶发生器，并下载到FPGA中测试。

2.原理

1）将两个一位二进制数及来自低位的进位Ci-1进行相加，

产生“和”Si与“进位Ci”，从而实现全加器的功能。

2）用异或门电路(A⊕B)⊕(C⊕D)实现4位奇偶发生器的功

能。

3.实验步骤

1）在MAXPLUS中选用基本门电路器件，构成一个两位全加器逻辑图。

2）使用模拟工具进行模拟验证，并通过验证。

3）定义FPGA的IO引脚功能。

4）下载设计的电路到FPGA。

5）用开关和发光二极管测试FPGA的功能。

6）在MAXPLUS中构成一个4位奇偶发生器逻辑图。

7）对步骤6的结果顺序重复步骤2到步骤5

4.实验数据

4位二进制码偶校验奇偶发生器

5.实验现象

当拨向上（1）的开关个数为奇数个时二极管下方（1）灯亮，当拨向上（1）的开关个数为偶数时二极管上方（0）灯亮。

6.体会

通过设计二位全加器和4位奇偶发生器对MAXPLUS的使用更加熟练并且进一步掌握和FPGA的下载和测试方法。在图像绘制过程中出现过几次小问题但是都能够耐心的寻找错误甚至重做所以最后能够顺利的完成编译和下载。其中了解了设备型号设置的重要性也明白了实验细节能够决定实验成功与否的道理。所以今后的实验要更加仔细地听取老师的讲解和演示以避免不必要的差错。

实验一八位全加器的设计

电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用姓名:孙远学号:2010021030002 指导教师:窦衡电子科技大学教务处制表

实验一八位全加器的设计一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。五、实验原理与内容 1、原理：加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。

2、实现框图： 1）四位加法器四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器用两个并行四位加法器实现一个八位加法器的框图如下：

4位全加器实验报告

四位全加器 11微电子黄跃21 【实验目的】采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】

表2 全加器逻辑功能真值表图4 全加器方框图图5 全加器原理图多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。四位全加器如图9所示，四位全加器是由半加器和一位全加器组建而成：图9 四位全加器原理图【实验步骤】 (1)建立新工程项目：打开modelsim软件，进入集成开发环境，点击File→New project建立一

个工程项目adder_4bit。建立文本编辑文件：点击File→New在该项目下新建Verilog源程序文件并且输入源程序。 (2)编译和仿真工程项目：在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。四位全加器 1、原理图设计如图9所示，四位全加器是由半加器和一位全加器组建而成：图9 四位全加器原理图【仿真和测试结果】下图为四位全加器的仿真图：

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。底层文件： LIBRARY ieee;

USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );

FPGA一位全加器设计实验报告

题目：1位全加器的设计一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。二．实验原理由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来显示。三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

八位加法器设计实验报告

实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4

8位全加器实验报告

实验1 原理图输入设计8位全加器一、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。二、原理说明：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。四、实验环境：计算机、QuartusII软件。五、实验流程：实验流程：根据半加器工作原理，建立电路并仿真，并将元件封装。 ↓ 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 ↓ 利用全加器构成8位全加器，并完成编译、综合、适配、仿真。图1.1 实验流程图

六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图：图1.2 半加器原理图（2）综合报告：图1.3 综合报告: （3）功能仿真波形图4：图1.4 功能仿真波形图

时序仿真波形图：图1.5 时序仿真波形图仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。（4）时序仿真的延时情况：图1.6 时序仿真的延时情况（5）封装元件：图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。（1）全加器原理图如图：图2.1 全加器原理图

数电实验报告半加全加器

实验二半加/减器与全加/减器一、实验目的：（1）掌握全加器和半加器的逻辑功能。（2）熟悉集成加法器的使用方法。（3）了解算术运算电路的结构。二、实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图）三、实验原理：两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以及和。四、实验内容：用74LS00和74LS86实现半加器、全加器的逻辑电路功能。（一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下：（74LS00引脚）

功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）

（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ）、实验结果半加器： S 二 AB AB = A 二 B C =B （A 二 M ）全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一

全加器实验报告

全加器设计实验报告姓名：班级：学号：

实验目的： 1.熟悉QuartusⅡ原理图设计流程,学习简单电路的设计方法、输入步骤、层次化步骤。 2.掌握QuartusII的文本输入方式的设计过程，理解VHDL语言的结构级描述方法，学习元件例化语句的设计方法。实验原理：一位全加器可以用两个半加器及一个或门连接而成。要求使用原理图输入的方法先进行底层半加器设计，再建立上层全加器设计文件，调用半加器和或门符号，连线完成原理图设计。全加器可以用两个半加器和一个或门连接而成，在半加器描述的基础上，采用COMPONENT语句和PORT MAP语句就可以很容易地编写出描述全加器的程序。一.原理图 1.半加器实验步骤 1.打开Quartus Ⅱ软件，选择新建命令，在新建对话框中选择原理图文件编辑输入项，完成新建进入原理图编辑窗口。 2.在原理图编辑窗口任意位置右击鼠标，将出现快捷菜单，选择其中的输入元件项insert symbol，按照所设计的电路，放置器件，排版，连线，完成设计后选择另存为命令，命名为h_adder存放在指定文件夹中。

3.完成半加器的设计后，重复新建命令，开始进行全加器设计，在新建的原理图中，双击鼠标，在弹出的窗口中选择project选项，将之前存入的h_adder元件，放入原理图中。 2.全加器实验步骤 1.新建工程，在新建的工程中建立VHDL语言编辑文件，在编辑窗口处，输入设计的半加器全加器程序。 2.将设计好程序进行编译，没有错误之后定义全加器五个引脚所对应耳朵硬件电路的引脚号。 3.烧录程序，调试，验证程序是否合理。

二.程序

加法器实验报告

加法器实验报告篇一：加法器实验报告实验 _＿一＿＿【实验名称】 1位加法器【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算【操作步骤】 1. 1位全加器的设计（1）写出1位全加器的真值表（2）根据真值表写出表达式并化简（3）画出逻辑电路（4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此（5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器（1）用1位全加器扩展为4位的全加器，画出电路图

（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器（1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加法运算而且还能进行减法运算。画出该电路（2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。【附录】篇二：加法器的基本原理实验报告一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。

8位全加器

目录一、设计目的和要求 (1) 1.课程设计目的 (1) 2.课程设计的基本要求 (1) 3.课程设计类型 (1) 二、仪器和设备 (1) 三、设计过程 (1) 1.设计内容和要求 (1) 2.设计方法和开发步骤 (2) 3.设计思路 (2) 4.设计难点 (4) 四、设计结果与分析 (4) 1.思路问题以及测试结果失败分析 (4) 2.程序简要说明 (5) 五、心得体会 (9) 六、参考文献 (9)

一、设计目的和要求 1.课程设计目的设计一个带进位的八位二进制加法计数器：要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。 2.课程设计的基本要求全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。 3.课程设计类型 EDA课程设计二、仪器和设备 PC机、MAX+plusⅡ10.2软件三、设计过程 1.设计内容和要求方法一： 1.原理图输入完成半加器和1位全加器的设计，并封装入库 2.层次化设计，建立顶层文件，由8个1位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真方法二： 1. 原理图输入完成一个四位全加器的设计 2.层次化设计，建立顶层文件，由2个4位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真

2.设计方法和开发步骤加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此这次课程设计中的8 位加法器可采用两个4位二进制并行加法器级联而成。此外我们还讨论了由八个一位全加器串联构成的八位二进制全加器。设计中前者设计为同步加法器，后者设计为异步加法器。 3.设计思路方法一：异步八位全加器设计流程图如下：图 1异步八位流程图

四位全加器

《计算机组成原理》实验报告题目:四位全加器的设计与实现 1、实验内容四位全加器的设计与实现。 2、实验目的与要求利用MAX+plusII实现四位全加器并且验证实验内容。

3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计）一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。半加器描述： 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件 4）保存为h-adder将当前设计文件设置成工程文件。 5）编译

B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

其中有四个元件为一位全加器（f-adder），其余为九个input元件；五个output 元件。、 4）编译通过。 6、实验结果与分析 1）建立波形图进行半加器、一位全加器和四位全加器的波形观察, 2）设定仿真时间为60.0us。 3）运行仿真器得到下面波形图: 半加器：

四位全加器实验报告

《四位全加器》实验报告题目:___ ____ 学号:___ _____姓名:____ _______ 教师:____ ____

1、实验内容四位全加器的设计与实现。 2、实验目的与要求利用MAX+plusII实现四位全加器并且验证实验内容。 3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计）一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。半加器描述：根据半加器真值表可以画出半加器的电路图。 a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件

4）保存为h-adder将当前设计文件设置成工程文件。 5）编译 B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

CMOS数字集成电路设计_八位加法器实验报告

CMOS数字集成电路设计课程设计报告学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30

目录一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)

加法器实验报告标准范本

编号：QC/RE-KA5914 加法器实验报告标准范本 The new situation in operation, especially the emergency, makes the information open and transparent by reporting the details, and then forms a closer cooperative relationship. （工作汇报示范文本）编订：________________________ 审批：________________________ 工作单位：________________________

加法器实验报告标准范本使用指南：本报告文件适合在为规范管理，让所有人员增强自身的执行力，避免自身发展与集体的工作规划相违背，按固定模式形成日常报告进行上交最终实现及时更新进度，快速掌握所需了解情况的效果。文件可用word任意修改，可根据自己的情况编辑。篇一：加法器实验报告实验__一__ 【实验名称】 1位加法器【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算【操作步骤】

1. 1位全加器的设计（1）写出1位全加器的真值表（2）根据真值表写出表达式并化简（3）画出逻辑电路（4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此（5）如果电路设计正确，将该电路进行封装以用于下一个环节2. 将1位全加器扩展为4位全加器（1）用1位全加器扩展为4位的全加器，画出电路图（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两个数之和必须在4位补码的数的范围

EDA VHDL 4位全加器实验报告解析

姓名：车琳班级：通信1101班学号：0121109320130 实验一用原理图输入法设计4位全加器一、实验目的 1）熟悉利用Quartus II 的原理图输入方法设计简单组合电路； 2）掌握层次化设计的方法； 3）通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。二、实验内容 1）完成半加器、全加器和4位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。 2）建立一个更高的层次的原理图设计，利用以上获得的1位全加器构成的4位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。三、实验仪器 1）计算机及操作系统； 2）QuartusII软件； 3）编程电缆。

四、实验原理一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出 cout 与相邻的高位加法器的最低进位输入信号 cin 相接。一个1位全加器可以参考教材介绍的方法来完成。1位全加器示意图如图1所示。其中，其中CI 为输入进位位，CO 为输出进位位，输入A 和B 分别为加数和被加数。S 为输出和，其功能可用布尔代数式表示为： i i i i o i i i ABC ABC ABC ABC C ABC C B A C B A C B A S +++=+++= 五、实验步骤 1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键 2、键3（PIO0/1/2）分别接ain 、bin 、cin ；发光管D2、D1（PIO9/8）分别接sum 和cout 。 2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真、和硬件测试。建议选择电路模式1（附图F-2）：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout 。 1、一位全加器设计输入 1）创建文件。采用File\new 菜单，创建图形文件。 2）添加元件。采用菜单symbol\enter symbol ，在弹出的对话框中选中相应的库与元件，添加元件，构成一位全加器并保存。 2、一位全加器元件的创建 1）对上述文件编译综合仿真。 2）生成元件。 3）采用菜单FILE\CREATE SYMBOL 生成一位全加器元件。

组合逻辑电路(半加器全加器及逻辑运算) 实验报告

电子通信与软件工程系2013-2014学年第2学期《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级：姓名：学号：成绩：同组成员：姓名：学号： ---------------------------------------------------------------------------------------------------------------------一、实验名称：组合逻辑电路（半加器全加器及逻辑运算）二、实验目的：1、掌握组合逻辑电路的功能调试 2、验证半加器和全加器的逻辑功能。 3、学会二进制数的运算规律。三、实验内容： 1．组合逻辑电路功能测试。（1）．用2片74LS00组成图4.1所示逻辑电路。为便于接线和检查．在图中要注明芯片编号及各引脚对应的编号。（2）．图中A、B、C接电平开关，YI，Y2接发光管电平显示．（3）。按表4。1要求，改变A、B、C的状态填表并写出Y1，Y2逻辑表达式．（4）．将运算结果与实验比较． 2．测试用异或门（74LS86）和与非门组成的半加器的逻辑功能．根据半加器的逻辑表达

式可知．半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可用一个集成异或门和二个与非门组成如图4.2．（1）．在学习机上用异或门和与门接成以上电路．接电平开关S．Y、Z接电平显示．（2）．按表4．2要求改变A、B状态，填表． 3．测试全加器的逻辑功能。（1）．写出图4．3电路的逻辑表达式。（2）．根据逻辑表达式列真值表．（3）．根据真值表画逻辑函数S i 、Ci的卡诺图．（4）．填写表4．3各点状态（5）．按原理图选择与非门并接线进行测试，将测试结果记入表4．4，并与上表进行比较看逻辑功能是否一致．

原理图编辑8位全加器实验报告

四、实验步骤（一）创建工程 1、选择菜单file—New Project Wizard，选择保存位置，并命名工程名 2、将设计文件加入工程。 3、选择仿真器和综合类型，目标芯片EP2C5T144C8。 4、设置相关参数（二）原理图设计 1、在QuartusII操作环境中，单击工具栏“File”选择“new”中的“Device Design Files”建立新的原理图编辑窗口。 2、在编辑窗口右击选择Insert——Symbol，将相关元件调入原理图编辑窗口中，并连接好电路，在元件上双击后可以更改各输入引脚名。 3、保存到工程建立的目录文件夹 4、将设计项目设置成可调用的文件。在打开原理图文件的情况下，选择File—Create/Update—Create Symbol Files for Cureent File,即可将当前文件变成一个元件符号存盘，以待在高层次设计中调用。如半加器h_adder.bdf,一位全加器f_adder..bdf （详见实验图）（三）全程编译设置好相关参数后，将设计好的工程文件进行编译，若无错误，则可进行下一步的时序仿真操作，如有错误，则需按照提示错误进行改正，直至无误。（四）时序仿真 1、打开文件波形编辑器，新建波形文件。 2、设置仿真时间区域，保存。 3、将工程的端口信号名选入波形编辑器中。View—Uility Windows—Node Finder —list,将有关端口引脚拖进波形编辑器。 4、编辑输入波形，设置参数后，启动仿真器，观察结果。五、实验结果（各层次原理图及对应的仿真图）图1半加器原理图（h_adder）

EDA实验报告4位全加器实验报告

EDA实验报告书姓名 XXX 学号 XXXXXXX 实验时间课题名称全加器实验目的1.掌握MAX+plusⅡ的使用方法。 2.掌握原理图输入的设计方法。 3.学习利用一位全加器设计多位全加器的方法。设计要求1.利用MAX+plusⅡ软件进行原理图输入设计一位全加器。 2.进行编译、仿真、测试。 3.在一位全加器的基础上设计四位全加器，进行编译、仿真、测试、观察实验结果。设计思路计算机中的加法器一般就是全加器，它实现多位带进位加法。图中的“进位入”Ci-1指的是低位的进位输入，“进位出”指的是本位的进位输出。一位全加器的真值表见下表： 1 1 1 1 1 1 - - - - - - ? + ? + ? = ?? + ?? + + ? = i i i i i i i i i i i i i i i i i i i i C B C A B A C C B A C B A C B A C B A S 输入输出 Ci -1 Bi Ai Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

设计原理图及源程序仿真波形图

实验结果问题讨论1.试比较利用卡诺图直接设计四位全加器和利用一位全加器设计四位全加器这两种方法的优缺点。答：卡诺图直接设计四位全加器的优点是：没有进行产生逻辑，运算速度快。一位全加器设计四位全加器是串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 2.本实验中设计的4位全加器有何缺陷？答：这种全加器的最大缺点是运算速度慢。在最不利的的情况下，做一次加法运算需要经过四个全加器的传输延迟时间才能得到稳定可靠的运算结果教师评分教师签名日期操作成绩报告成绩

四位全加器实验报告格式

实验二使用VHDL 语言设计语言设计四位全加器四位全加器实验报告专业班级专业班级：：学号学号：：姓名姓名：：一、实验目的 1. 了解四位全加器的工作原理。 2. 掌握基本组合逻辑电路的设计方法。 3. 熟悉应用Quartus II 进行FPGA 开发过程和开发方法。 4. 掌握VHDL 语言程序的基本结构，初步熟悉VHDL 语言设计方法。二、实验原理全加器是由两个加数A i 和B i 以及低位来的进位C i 作为输入，产生本位和Si 以及向高位的进位C O 的逻辑电路。它不但要完成本位二进制码A i 和B i 相加，而且还要考虑到低一位进位C i 的逻辑。对于输入为A i 、B i 和C i ，输出为S i 和C O 的情况，根据二进制加法法则可以得到全加器的真值表： A i B i C i S i C O 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 由真值表得到Si 和Ci 的逻辑表达式为： S i =A i ⊕B i ⊕C i C O =(A i ⊕B i )C i +A i B i 这是一位的二进制全加器，要完成一个四位的二进制全加器，只需要把四个级联起来即可。四位全加器可以看作是4个1位全加器串行构成。

三、实验内容实验内容 1．根据逻辑表达式设计一个四位二进制全加器，考虑最低位的进位输入信号。 2．写出四位全加器的VHDL 语言源代码，并下载验证。四、预习要求 1．了解VHDL 语言程序的基本结构一个VHDL 语言程序必须包含和两个部分，除这两个部分外，多数程序还包含和。 ? 实体：定义电路实体的外观，电路的外部输入和输出端口，即模块的外部特征。实体使用关键字来定义，用关键字来定义输入输出端口，以关键字结束。 ? 结构体：用来描述电路的内部结构和逻辑功能。结构体是有一个或多个并行语句构结构体是有一个或多个并行语句构成的成的，，他们的书写顺序并不代表执行顺序，这一点与其他高级语言有所不同。所有的进程语句都是并行执行的，在一个进程语句中的代码是顺序执行的。 ? 结构体使用关键字，结构体的描述方法有三种，分别是: 、、。 ? 库：专门用来存放预先编译好的程序包程序包程序包的地方，常用的库有IEEE 库、STD 库、WORK 库，数字逻辑实验中主要使用IEEE 库。WORK 库就是。库语句的格式库语句的格式：：； ? 程序包程序包：：用VHDL 语言编写的一段程序，可供其他设计单元调用和共享，使用它可以减少代码的输入量，使程序结构清晰。程序包调用的格式是。如:USE IEEE.STD_LOGIC_1164.ALL; ? 配置：用于描述各种设计实体和元件之间的连接关系以及设计实体和结构体之间的

EDA全加器实验报告

1位全加器设计实验报告彭世晶32211317 实验目的：用原理图输入法完成半加器和全加器的设计，熟悉和练习Quartus Ⅱ的应用。实验原理：1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。用最简单的原理图输入法来完成半加器及全加器的设计。实验真值表：半加器全加器

实验逻辑图：半加器全加器实验程序：半加器 module h_adder(a,b,so,co); //半加器描述 input a,b; output so,co; assign {co,so}=a+b; //两位二进制数直接相加 endmodule 或门 module or2a(a.b.c); //或门逻辑描述 output c; input a,b assign c=a|b; endmodule 全加器顶层文件 module f_adder(ain,bin,cin,cout,sum); //一位全加器顶层设计描述output cout,sum; input ain,bin,cin; wire e,d,f; //定义网线型变量作内部单元连接线h_adder u1(ain,bin,e,d); //使用位置关联法进行例化 h_adder u2(.a(e),.so(sum),.b(cin),.co(f)); or2a u3(.a(d),.b(f),.c(cout)); //使用端口名关联法进行例化

Endmodule 实验波形图：半加器全加器实验RTL图：实验结果与分析：通过EDA实验我对编程环境QuartusⅡ有了一定的了解，也初步了解了硬件平台。我个人认为老师应当增加实验次数，以便我们加强自己的动手能力。