5章时序逻辑电路复习题

时序逻辑电路

一、选择题:

1、相同计数器的异步计数器和同步计数器相比,一般情况下( ) A. 驱动方程简单 B. 使用触发器个数少 C. 工作速度快 D. 以上都不对

2、n 级触发器构成的环形计数器,其有效循环的状态数是( )

A. n 个

B. 2个

C. 4个

D. 6个

3、下图所示波形是一个( C )进制加法计数器的波形图。试问它有( A )个无效状态。 A .2; B. 4 ; C. 6; D. 12

5章时序逻辑电路复习题

4、设计计数器时应选用( )。

A .边沿触发器

B . 基本触发器

C .同步触发器

D .施密特触发器

5、一块7490十进制计数器中,它含有的触发器个数是( )

A. 4

B. 2

C. 1

D. 6

6、n 级触发器构成的扭环形计数器,其有效循环的状态数是( )

A. 2n 个

B. n 个

C. 4个

D. 6个 7、时序逻辑电路中一定包含( )

A.触发器

B.组合逻辑电路

C.移位寄存器

D.译码器 8、用n 个触发器构成计数器,可得到的最大计数长度为( )

A. 2n

B.2n

C.2

n D. n

9、有一个移位寄存器,高位在左,低位在右,欲将存放在其中的二进制数乘上(4)10,则应将该寄存器中的数( )

A.右移二位

B.左移一位

C. 右移二位

D.左移一位

10、某时序逻辑电路的状态转换图如下,若输入序列X=1001时,设起始状态为S1,则输出序列Z=( )

X/Z

5章时序逻辑电路复习题

0/0

1/1

A. 0101

B.1011

C.0111

D.1000

11、、一位8421BCD 码计数器至少需要( )个触发器

A. 4

B. 3

C.5

D.10

CP

Q1

Q2 Q3

12、利用中规模集成计数器构成任意进制计数器的方法有( ABC )

A.复位法 B .预置数法 C .级联复位法 13、在移位寄存器中采用并行输出比串行输出 ( )。 A.快

B.慢

C.一样快

D.不确定

14、用触发器设计一个24进制的计数器,至少需要( )个触发器。 A. 5 B.4 C.6 D. 3

15、在下列逻辑电路中,不是组合逻辑电路的有( )。

A. 寄存器

B.编码器

C.全加器

D. 译码器 16、一个 4 位移位寄存器可以构成最长计数器的长度是( )。

A. 15

B.12

C. 8

D.16

17、有一个左移移位寄存器,当预先置入1011后,其串行输入固定接0,在4个移位脉冲CP 作用下,四位数据的移位过程是( )。

A.1011--0110--1100--1000—0000

B.1011--0101--0010--0001—0000

C.1011--0111--1110—1101—1011

D.1011—1101—1110—1111--1111 18、时钟RS 触发器的触发时刻为( ) A .CP =0期间 B .CP =1期间 C .CP 上升沿 D .CP 下降沿

19、若有一个N进制计数器, 用复位法可以构成M进制计数器, 则M( )N。 A. < B. > C .=

20、一个四位二进制码减法计数器的起始值为1001, 经过100 个时钟脉冲作用 之后的值为:( )

A. 0101

B.0100

C.1101

D. 1100

二、填空题:

1、某移位寄存器的时钟脉冲频率为100KHz,欲将存放在该寄存器中的数左移

8位,完成该操作的时间为 。(8×10-5s )

2、利用四位可逆移位寄存器串行输入寄存1100,左移时首先输入数码 ,右移时首先输入数码 。(1;0。)

3、时序逻辑电路在结构上包含__________________和____________两部分。(组合逻辑电路;存储电路)

4、时序逻辑电路的特点是,任意时刻的输出不仅取决于该时刻的_____________, 还与电路的_____________有关。(输入信号,原状态)

5、在同步计数器中,各触发器的CP 输入端应接 时钟脉冲。(统一的)

6、四位双向移位寄存器T4194的功能表如表所示。由功能表可知,要实现保持

功能,应使 ,当1=D R ,S 1=1,

5章时序逻辑电路复习题

S 0=0时,电路实现 功能。

(1=D R ,S 1=S 0=0;左移)

7、移位寄存器不但可_________ ,而且还能对数据进行 _________。(移位,串并转换) 8、电路如下图所示,若输入CP 脉冲频率为20KHZ ,则输出F 的频率

为 。(5 KHZ )

5章时序逻辑电路复习题

5章时序逻辑电路复习题

9

、时序逻辑电路按照其触发器是否有统一的时钟控制分为 时序逻辑电路 和 时序逻辑电路。(同步、异步) 10、某计数器的状态转换图如图所示,试问该计数器是一个 进制 法计数器,它有 个有效状态, 个无效状态,该电路 自启动。 若用JK 触发器组成,至少要 个JK 触发器。(7;减法;7;1;能;3)

11、将D 触发器的D 端与它的

端连接,假设Q (t )=0,则经过100个脉冲作用后,

它的状态Q 为__________________。(0)

12、要构成5进制计数器,至少需要 个触发器,其无效状态有 个。(3;3) 13、利用四位右移寄存器串行输入寄存1010,清零之后应首先输入 ,当输入三个数码(已发出3个寄存指令)时,电路(触发器自左至右)状态为 。(0;0100)

14、组合逻辑门电路在功能上的特点是任何时刻的输出状态直接是由 与电路原来的状态 。而时序电路的输出状态不仅与同一时刻的输入状态有关而且与电路的原状态有关。触发器实质上就是一种功能最简单的 (组合电路还是时序电路)。 (当时的输入信号决定;无关 ;时序电路) 15、 是对脉冲的个数进行计数,具有计数功能的电路。(计数器)

16、寄存器的功能是 。例如在计算机中,需要它存储要参加运算的数据。(记忆多位二进制数)

17、N 位二进制计数器可累计脉冲最大数为 ;构成异步二进制计数器的

触发器为 触发器; 如果由下降沿有效的触发器构成异步二进制加法计数器, 其

内部联接规律为 ;单纯四位扭环形移位寄存器最低位触发器的输入端与最高位的 端相连。(2n ; 边沿; 前级的Q 端接后级的CP 端;Q )

18、某移位寄存器的时钟脉冲频率为100KHz,欲将存放在该寄存器中的数左移8位,完成该操作的时间为 。(8×10-5秒)

19、在各种寄存器中,存放N 位二进制数码需要 个触发器。(N )

三、判断题:

1、二进制加法计数器从0计数到十进制24时,需要5个触发器构成,有7个无效状态。( √ )

2、构成一个7进制计数器需要三个触发器。 ( √ )

3、当时序电路存在无效循环时该电路不能自启动。( √ )

4、构成一个7进制计数器需要三个触发器。 ( √ )

5、当时序电路存在无效循环时该电路不能自启动。( √ )

6、同步时序电路具有统一的时钟CP 控制。( √ )

CP

.

.

.

7、有8个触发器数目的二进制计数器,它具有256个计数状态。( √ ) 8、.N 进制计数器可以实现N 分频;(√ )

9、寄存器是组合逻辑器件。 ( × ) 10、寄存器要存放n 位二进制数码时,需要n 2个触发器。 ( × )

11、3位二进制计数器可以构成模值为123+的计数器。 ( × )

12、十进制计数器最高位输出的周期是输入CP 脉冲周期的10倍。 ( √ ) 13、寄存器是组合逻辑器件。 ( × ) 14、寄存器要存放n 位二进制数码时,需要n

2个触发器。 ( × )

15、3位二进制计数器可以构成模值为123

+的计数器。 ( × )

16、十进制计数器最高位输出的周期是输入CP 脉冲周期的10倍。 ( √ )

四、分析题:

5章时序逻辑电路复习题

1分析如图所示电路,画出Y 1,Y 2,Y 3的波形。

解:

(1)J =(2)

(3)画输出波形.

&

CP Q

Y Y Y n

321==

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2、分析下图所示序列发生电路,要求写出D SR 的逻辑函数式,列出状态转换表,写出Z 的输出序列码。(2套中)

3、如图所示时序电路。写出电路的驱动方程、状态方程,画出电路的状态转换图,说明

电路的逻辑功能,并分析该电路能否自启动。

5章时序逻辑电路复习题

解: 答题要点(1)电路驱动方程为:001211002211;;;n n

n

n

n n

J Q K Q J Q K Q J Q K Q ======

电路状态方程为:1211

1

0101020n n

n n

n n n n n

Q Q Q Q Q Q Q Q Q +++===+

状态图如下:

5章时序逻辑电路复习题

5章时序逻辑电路复习题

该电路是一个5进制计数器;能自启动。

4、分析电路功能,并说明能否自启动。

5章时序逻辑电路复习题

1、 解:答题要点(1)电路驱动方程为:

(2)电路状态方程为:

???

?????+?=?+??===?+=????

???=?=====+++n n n n n n n n n n n

n n

n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q K Q Q J Q K Q J Q K Q J 312131312133

1221212111

312332322121 状态图如下:

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可作扭环形计数器(模六),可以自启动。

5、下表所示为四位二进制计数器T215 的功能表,试分析下图电路所具有的功能。要求画出状态转换图。

5章时序逻辑电路复习题

5章时序逻辑电路复习题

5章时序逻辑电路复习题

解:列状态转换图:

Q 3Q 2Q 1 Q 0

0110不稳定,所以是模6计数器。

6、分析下图给出的电路,说明这是多少进制的计数器。

5章时序逻辑电路复习题

5章时序逻辑电路复习题

解: (1)答案要点:(a)图中,74LS161Ⅰ和74LS161Ⅱ均接成16进制的计数器,两片级联后,利

用反馈置数法,当计数状态为(5A)H 时,LD 有效,计数器被置成(00)H,所以计数状态共有91个,构成九十一进制计数器。

(2)答案要点:(b)图中,74LS160Ⅰ接成8进制的计数器,74LS160Ⅱ接成5进制的计数器,两片级联后,构成四十进制计数器。

7、如图所示时序电路。写出电路的驱动方程、状态方程,画出电路的状态转换图,说明

电路的逻辑功能,并分析该电路能否自启动。

1

5章时序逻辑电路复习题

D Q 1 D Q 2 D Q 3 2Q 3Q CP 解:

(1)这是一个同步时序逻辑电路的分析问题。先写驱动方程n

n

n

n Q D Q D Q Q D 231

2321==?=

再写状态方程n

n n

n n

n n Q D Q Q D Q Q Q D Q 2313121

2

32111====?==+++

5章时序逻辑电路复习题

(2)画状态转换图

可见:这是一个可以自启动的模五计数器电路。

8、分析下图TTL 电路实现何种逻辑功能,其中X 是控制端,对X=0,X=1分别分析,假定触发器的初始状态为Q 2=1,Q 1=1. 并判断能否自启动。

5章时序逻辑电路复习题

解:

从图可知,X 是控制端,CP 是时钟脉冲输入端,该时序电路属于计数器.对其功能分析如下: 1) 时钟方程CP1=CP2=CP,是同步工作方式.

2) 驱动方程121212,1,1

n n

J X Q K J X Q K ?=⊕=?=⊕=? 代入特性方程1n n n

JK Q JQ KQ +=+中得

状态方程11211212

()()n n

n

n n n

Q X Q Q Q X Q Q ++?=⊕?=⊕? 画状态转换图

X=0

5章时序逻辑电路复习题

由状态转换图可知,当X=0时,是同步三进制加法计数器; 当X=1时,

5章时序逻辑电路复习题

是同步三进制减法计数器.无效状态Q 2Q 1=11在上述情况下只需一个CP 就进入有效状态,因而能自启动.总之,该时序逻辑电路是同步三进制可逆计数器,并且能自启动。

9、74LS192双时钟同步计数器(十进制),其功能表如表所示。其中CO 是进位输出、BO 是借位输出。现用74LS192组成的计数器如图所示,分析是几进制计数器。

5章时序逻辑电路复习题

解: 由74LS192功能表可知,计数器是异步复位(高电平有效)和置数(低电平有效)的,它有两个时钟输入,一个执行加法计数,另一个执行减法计数,有效时钟都是负边沿,分别有负脉冲输出表示进位CO 或借位

5章时序逻辑电路复习题

BO 。所以图示电路实现预置数1000的减法计数,计数状态进入0000时产生借位信号(BO =0)并异步置数(Q 3Q 2Q 1Q 0=1000),“0000”为一过渡状态。 列出状态转换表

RD LD CP U CP D D 3 D 2 D 1 D 0 Q 3 Q 2 Q 1 1 × × × × × × × 0 0 0 0 0 0 × × A B C D A B C D 0 1 ↑ 1 × × × × 加计数 0 1 1 ↑ × × × × 减计数 0 1 1 1 × × × × 保 持 表5 74LS192功能表 1 0 0 0

状态表如表所示,是一个八进制计数器。

10、分析下图所示的时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图,并说明该电路是否能自启动。

5章时序逻辑电路复习题

解:驱动方程:n Q D 31= ; n Q D 12=; n

n Q Q D 213?= 输出方程:n

n Q Q Y 31?= 状态方程:n

n Q Q

1

1

=+; n

n Q Q 11

2

=+; n n n Q Q Q 1?=+

5章时序逻辑电路复习题

状态转换图:

逻辑功能:是能够自启动的模5计数器。

11、已知逻辑电路图及C 0和C 1的波形。 试画出输出Q 0,Q 1的波形设Q 0,Q 1的 初始状态均为“0”)。

5章时序逻辑电路复习题

C

解:驱动方程为:

1

110100====K Q J K J n

状态方程为:

n

n n n n Q Q Q Q Q 1

01

1

010?==++

同时,当Q 1=1时,因置零端有效,Q 0马上变为1 波形如下:

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C 0

C 1

5章时序逻辑电路复习题

Q 0Q 1

5章时序逻辑电路复习题

12、一个七段显示译码器驱动显示电路如下,若输入波形如图所示,试确定显示器所显示的数据应如何变化。

5章时序逻辑电路复习题

A A A A A 3 A 0 A 2 A 1

输出数据0

1 4 无定义 4 4 4 8 0

13、试分析下图可变模计数器, CT74161的使能端为S 1、S 2,置位端LD 为低电平有效,复位

端为R D 低电平有效。当1010D D D D 0123 时计数器的模值M 为多少。

解:(1)先画出状态转移表进行分析。状态转移表为下表所示。 (2)由表可得模值M=12。

状态转移表

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5章时序逻辑电路复习题

Figure 3

A A A A A 3 A 0 A 2 A 1

五、设计题:

1、请用置位法, 将T4161接成五进制计数器。(本题共10分)

T4161功能表

5章时序逻辑电路复习题

注:T4161是四位二进制计数器,,Q 0,Q 1,Q 2,Q 3为输出端,D 0,D 1,D 2,D 3

为置数输入端,其中D 3为高位,D 0为低位。

解:此题答案不唯一(1)答案要点:先作出计数器的状态转换图,略。

(2)答案要点:确定D 0,D 1,D 2,D 3的输入信号,LD 和D R 端应如何处理,最后画出电路图。

2、集成中规模4位同步二进制加法计数器74161的逻辑符号和功能表如下所示。试用

74LS161采用复位法(异步清零)或者置数法(同步置数)实现十二进制计数器。

5章时序逻辑电路复习题

解一:异步清零法——解题要点:(1)确定计数状态(5分)

5章时序逻辑电路复习题

Q 3 Q 2 Q 1 Q 0

CP

74LS161 P T

CO A B C D L D C r

5章时序逻辑电路复习题

由12即1100作译码状态,可写出反馈函数23Q Q Cr ?=,如图。(5分)

解二.同步置数法——解题要点:(1)确定计数状态(5分)

5章时序逻辑电路复习题

由[11]10即1011产生置数信号,其反馈函数013Q Q Q LD ??=,所置的数0000。如图。(5分)

5章时序逻辑电路复习题

3、请用集成计数器芯片74LS193构成模10加法计数器。74LS193逻辑符号如图图中

C Q 是进位输出端且+=CP Q Q Q Q Q A B C

D C ,D Q 是借位输出端。且-????=CP Q Q Q Q Q A B C D D 。74LS193功能表如表所示。

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5章时序逻辑电路复习题

解:构成模10加法计数器。此题答案不唯一,仅供参考。

1CP

因为计数器模N=10,所以异步预置状态M=15—N=5,故预置数据DCBA=0101, 且加法进位输出端C Q 与置数端D L 连接。其它输入端接上相应的信号。 电路连接图如图所示

4、用JK

触发器和门电路设计一个同步五进制加法计数器。要求有进位输出端。状态转

换图如图所示。

5章时序逻辑电路复习题

解:解题要点:

由状态转换图可得电路的状态方程 由状态方程得驱动方程

3

21132121121

31311Q Q Q Q Q Q Q Q Q Q Q Q Q Q n n n =+=+=+++ 2131

223

11Q Q J Q K J Q K J =====1

3=K

进位输出 3Q Y = 画电路图得:

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5、同步十进制可逆计数器192的符号如下图,功能表如表所示。试用Rd 端构成6进制加

法计数器。

192功能表

0 1 0 1

5章时序逻辑电路复习题

解:

由192功能表可知,192即有加法计数,也有减法计数功能。并且有异步清零端和异步预置数端。

异步清零法——解题要点:(1)确定计数状态

由6即0110作译码状态,可写出反馈函数Rd=Q 2Q 1

5章时序逻辑电路复习题

5章时序逻辑电路复习题

6、用两片 74LS161 二进制计数器构成 40 进制计数器,画出电路图。74LS161为同步

16进制计数器,它的逻辑图和功能表如下。

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5章时序逻辑电路复习题

5章时序逻辑电路复习题

解:解题要点:根据题目要求确定用两片161级联成16×16的计数器,再用反馈归零法设计。

.

.

.

.

.

CP

5章时序逻辑电路复习题

(1)计数状态(16进制)

画出计数状态得7

5章时序逻辑电路复习题

(2)画电路图。级联正确得4分,反馈归零正确得4分 7、用74LS163设计一个85进制加法计数器,要求采用反馈归零法。(15分)

5章时序逻辑电路复习题

解:(1)74LS163是具有同步置数、同步清零功能的4位2进制加法计数器。经分析,需要两片

74LS163级联,计数范围是0~84,

反馈状态从高位到低位依次为(0101 0100)2=(54)16 ,据此画出计数器的逻辑图如图

5章时序逻辑电路复习题

8、74LS161是同步4位二进制加法计数器,其逻辑功能表如下,试用它设计一个10

进制计数器。

5章时序逻辑电路复习题

解:(1).确定计数状态,画状态图

5章时序逻辑电路复习题

(2).当

零。

5章时序逻辑电路复习题

画出电路。

“1” “1” “1”

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