《时序逻辑电路》单元基础练习题

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一、填空题

1、触发器具有种稳定状态。在输入信号消失后,能保持输出状态不变,也就是说它具有功能。在适当触发信号作用下,从一个稳态变为另一个稳态,因此,触发器可作为信息的存贮单元。

2、主从型触发器可以避免现象的产生。

3、触发器按照逻辑功能来分,类型主要有、、和,以及只具有功能的计数型触发器。

4、与非门构成的基本RS触发器的约束条件是R+S不能为。

5、触发器电路中,S D端、R D端可以根据需要预先将触发器或,而不受的同步控制。

6、JK触发器具有、、和逻辑功能。

7、为提高触发器工作的可靠性,增强抗干扰能力,常用触发器。其输出状态仅取决于CP 或时触发器的状态。

8、在数字电路中,按照逻辑功能和电路特点,各种数字集成电路可分为逻辑电路和逻辑电路两大类。

9、时序电路一般由具有作用的电路和具有作用的电路两部分组成。

10、常用于接收、暂存、传递数码的时序电路是。存放n位二进制数码需要个触发器。

11、能实现操作的电路称为计数器。计数器按CP控制方式不同可分为计数器和计数器。进制计数器是各种计数器的基础。

12、一个完整的数字译码显示电路通常由,,和四部分组成。

13、数码寄存器采用的方式存储数码,移位寄存器具备的特点。

14、计数电路还常用作器。

15、在频率测试电路中,若在0.0002s内,显示器显示为1000,则待测频率为KH Z。

二、选择题

1、基本RS 触发器电路中,触发脉冲消失后,其输出状态( )

A :恢复原状态

B :保持现状态

C :出现新状态

D :不能确定 2、触发器与组合逻辑电路比较( )

A :两者都有记忆能力

B :只有组合逻辑电路有记忆能力

C :只有触发器有记忆能力

D :两者都没有记忆能力 3、在图中,由JK 触发器构成了( )

A :D 触发器

B :基本RS 触发器

C :T 触发器

D :同步RS 触发器 4、D 型触发器逻辑功能为( )

A :置0、置1

B :置0、置1、保持

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C 、保持、计数

D :置0、置1、保持、计数 5、下列真值表为JK 触发器的真值表的是(A 、B 为输入)( )

6、某四位右移寄存器初始并行输出状态为1111,若串行输入数据为1001,则第三个CP 脉冲作用下,并行输出的状态为( )

A :1111

B :0111

C :0011

D :1001 7、下列电路中不属于时序电路是( )

A :同步计数器

B :数码寄存器

C :译码器

D :异步计数器 8、为了提高电路抗干扰能力,触发脉冲宽度是( )

A :越宽越好

B :越窄越好

C :无关的

J K

C A B C D

9、不能完成计数功能的逻辑图为( )

A B C D 10、如图对该触发器波形图说法正确的是( )

A :第1时钟脉冲Q 状态错 CP 1 2 3 4

B :第2时钟脉冲Q 状态错

C :第3时钟脉冲Q 状态错 CP

D :第4时钟脉冲Q 状态对 Q 11、下列说法错误的是

A :JK 触发器的特性方程是Q n+1=J Q n +K Q n

B :n 进制计数器,所计最大十进数为n-1。

C :由触发器工作性质可知触发器是一个双稳态电路。

D :与非门构成的基本RS 触发器,当S=1,R=0时,其输出端状态是1。

12、四位移位寄存器可以寄存四位数码,若将这些数码全部从串行输出端输出,需经过个( )时钟周期。

A :3个

B :4个

C :6个

D :8个

13、一个512位移位寄存器用作延迟线。如果时钟频率是4MH Z ,则数据通过该延迟线的时间为( )

A :128us

B :127.75us

C :256us

D :125us 14、七个具有计数功能的T 型触发器连接,输入脉冲频率为512KH Z ,则此计数器最高位触发器输出脉冲频率为( )

A :8 KH Z

B :2 KH Z

C :128 KH Z

D :4 KH Z

15、若需要每输入1024个脉冲,分频器能输出一个脉冲,则这个分频器最少需要的触发器个数为( )

A :9个

B :10个

C :8个

D :11个

K J K J

D

D D

D

Q

三、电路综合分析题

1.如图某JK触发器初态为0,试根据图所示CP和J、K的信号波形,画出输出端

Q的波形。

Q Q CP

J

K

Q

J CP K

2、图为CC4027型集成触发器的外引线排列图,则:

①该集成触发器含有几个何种类型触发器?。

②各触发器CP脉冲触发电压是什么?。

③集成触发器类型和电路电源电压是多少?。

④各触发器置位端的有效电平是什么?。

⑤在图中将5,6,10,11,16脚外接电源+V DD;1脚与13脚连接;各触发器置

0后,将4,7,8,9,12脚接地。若从3脚输入频率为160KHZ的脉冲信号,

则15脚输出信号的频率为多少?画出连续4个脉冲信号的1Q、2Q的波形图。

V DD 2Q 2Q 2CP 2R D 2K 2J 2S D

16 15 14 13 12 11 10 9 CP

CC4027 1Q

1 2 3 4 5 6 7 8 2Q

1Q 1Q 1CP 1R D 1K 1J 1S D V SS

3、由D 触发器组成的移位寄存器如图所示。已知CP 和D SL 的输入波形如图,设各触发器的初态为0,试列出其电路的时序状态表,画出Q 0~Q 3的各输出波形图。

Q 0 Q 1 Q 2 Q 3

FF 0 FF 1 FF 2 FF 3 D SL D D D D

C C C C CP

1 2 3 4 5 6 7 8

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CP

D SL

Q 0 Q 1 Q 2 Q 4

4、分析如图电路逻辑功能。并说明电路触发有效电平?Y 为电路输出状态。 X Y

A B

≥1

≥1

5、74LS194是四位双向移位寄存器,试:

① 若串行输入数码是101100,依次由输入端D SR 输入,此时工作方式控制端M 1M 0

应置 状态,经过6个CP 脉冲后,Q 0~Q 3输出为 。

② 若串行输入数码是101100,依次由输入端D SL 输入,此时工作方式控制端M 1M 0

应置 状态,经过6个CP 脉冲后,Q 0~Q 3输出为 。 ③ 应用电路如图,先清零,试填写输出状态表,并分析其电路功能。

《时序逻辑电路》单元基础练习题

6、CT74LS162为四位二进制加法计数器,试用CR 端或LD 端设计构成十进制计数器

CP CP

Q 0 Q 1 Q 2 Q 3

C 74LS194

1

M 1 1 M 0 0 CR 1

Q 3 Q 2 Q 1 Q 0

C0 LD

CR Q 3 Q 2 Q 1 Q 0

C0

LD CR

D SL

电路类型。设各触发器初态均为0。

《时序逻辑电路》单元基础练习题

电路类型。设各触发器初态均为0。

《时序逻辑电路》单元基础练习题

CP 9、设计一个六进制数的同步加法计数器。(由三位JK触发器组成)

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