C8051F同时实现AD和串口收发的程序
C8051F同时实现AD和串口收发的程序//---------------------------------------------------------------------
#include
#include "stdio.h"
sfr16 TMR3RL = 0x92; //定时器3重装载寄存器
sfr16 TMR3 = 0x94; //定时器3计数器
sfr16 DP =0x82;
sfr16 ADC0 =0xbe;
sfr16 ADC0GT =0xc4;
sfr16 ADCOLT =0xc6;
sfr16 RCAP2 =0xca;
sfr16 T2 =0xcc;
sfr16 RCAP4 =0xe4;
sfr16 T4 =0xf4;
sfr16 DAC0 =0xd2;
sfr16 DAC1 =0xd5;
#define uchar unsigned char
#define uint unsigned int
//----------------------------------------------------------------------
//参数设置区
//----------------------------------------------------------------------
#define BAUDRATE 9600 //波特率bps
#define SYSCLK 11059200 //外部晶振,修改也要修改OSCXCN
#define SMODV AL 0 //SMOD的值,修改请也修改PCONV AL
#define PCONV AL 0x00 //PCON的值,=0x00时SMOD0=0; =0x80时SMOD0=1
#define TXV AL (256-SYSCLK*(SMODVAL+1)/BAUDRA TE/384) //定时器初值
#define MAX_LEN 1//每次接收/发送字符串的长度
#define SAMPLERATE0 5000
#define NUM_SAMPLES 1
#define TURE 1
#define FALSE 0
//---------------------------------------------------------------------
//全局变量
//---------------------------------------------------------------------
sbit LED = P1^6; //LED '1'亮'0'灭
bit readFlag = 0; //读标志
uchar readCounts = 0; //已经读取的字符个数,与MAX_LEN比较
uchar idATa trdATa[MAX_LEN]; //要接收/发送的字符串
xdA Ta unsigned samples[NUM_SAMPLES];
bit ADC0_DONE;
//----------------------------------------------------------------------
//子函数声明
//----------------------------------------------------------------------
void SYSCLK_Init(void); //系统时钟初始化
void PORT_Init(void); //端口初始化
void UART0_Init(void); //串口UART0初始化
void Send_Char(uchar ch); //发送单个字符
void Send_String(uchar * str, uint len); //发送一个字符串void UART0_ISR(); //串口中断服务程序,接收字符
void Timer3_Init(uint counts); //定时器3初始化
void Timer3_ISR(void); //定时器3中断服务程序
void ADC0_Init (void);
//---------------------------------------------------------------------- //主函数
//---------------------------------------------------------------------- void main(void)
{unsigned short i;
floAT temp,k;
WDTCN = 0xde; //禁止看门狗
WDTCN = 0xad;
P6&=0x02;
here:
i=0;
SYSCLK_Init(); //时钟初始化
PORT_Init(); //端口初始化
UART0_Init(); //串口初始化
Timer3_Init(SYSCLK/12/10); //定时器初始化
EA = 1; //开全局中断
ADC0_Init();
AD0INT=0;
AD0BUSY=1;
while(AD0INT==0);
temp=ADC0;
k=(temp*2.4)/4096;
printf("\n");
printf("voltage%f",k);
printf("\n");
i=0;
while(1)
{
{if(readFlag) //已经读取
{
readFlag = 0; //清零
Send_String(trdATa,MAX_LEN); //发送字符串
i++;
if(i==10000){goto here;}
}
}
}}
//----------------------------------------------------------------------
//子函数具体实现
//----------------------------------------------------------------------
//系统时钟初始化
void SYSCLK_Init(void)
{
uint i;
OSCXCN = 0x67; //采用外部晶振22.1184MHz,不分频. 选型OSCXCN=0110,0111 for(i=0;i<256;i++); //等待>1ms
while(!(OSCXCN&0x80)); //查询直到XTLVLD=1,晶振稳定
OSCICN = 0x88; //切换到外部振荡器,允许时钟失效监测器. OSCICN=1000,1000 }
//端口初始化
void PORT_Init(void)
{
XBR0 = 0x04; //允许UART0,RX,TX连到2个端口引脚. XBR0=0000,0100
XBR1 = 0x00;
XBR2 = 0x40; //交*开关使能
P0MDOUT |= 0x03; //P0.0为推拉方式输出,即TX0,RX0所在的端口0000,0011
P1MDOUT |=0x40; //P1.6为推拉方式输出,即LED所在的端口0100,0000
}
//串口初始化
void UART0_Init(void)
{
SCON0=0x50;
TMOD=0x20;
TH1=-(SYSCLK/BAUDRA TE/16);
TR1=1;
CKCON|=0x10;
PCON|=0x80;
TI0=1;
TR0 = 1;
ES0 =1; //UART0中断开启ADC时候要屏蔽
TR1 = 1; //启动定时器T1
}
//定时器初始化
void Timer3_Init(uint counts)
{
TMR3CN = 0x00; //禁止定时器T3,清TF3,采用SYSCLK/12为时基TMR3RL = -counts; //初始化重装载值
TMR3 = 0xffff; //设置为立即重装载
EIE2 |= 0x01; //T3中断开启
TMR3CN |= 0x04; //启动T3
}
//发送单个字符
void Send_Char(uchar ch)
{
SBUF0 = ch; //送入缓冲区1
while(TI0 == 0); //等待发送完毕
TI0 = 0; //软件清零
}
//发送字符串,调用Send_Char() len字符串长度
void Send_String(uchar * str,uint len)
{
uint k = 0;
do
{
Send_Char(*(str + k));
k++;
} while(k < len);
}
//定时器3中断服务程序
void Timer3_ISR(void) interrupt 14 using 0
{
TMR3CN &= ~(0x80); //清TF3
LED = ~LED;
}
//UART0中断服务程序. 接收字符
void UART0_ISR(void) interrupt 4 using 1
{
uchar rxch;
if(RI0) //中断标志RI0=1 数据完整接收
{
RI0 = 0; //软件清零
rxch = SBUF0; //读缓冲
if(readCounts>=MAX_LEN)
{
readCounts = 0;
readFlag = 1;
}
trdATa[readCounts] = rxch; //存入数组,供发送
readCounts++;
}
}
//ADC0_Init
//配置ADC0使用定时器3溢出作为转换启动信号，转换信号结束时候产生中断，使用左对齐输出方式
//允许ADC0，但保持ADC0转换结束中断为禁止状态
void ADC0_Init(void)
{
ADC0CN=0x04; //定时器3 溢出启动ADC0 转换
REF0CN=0x07; //内部偏压发生器工作，内部电压基准缓冲器工作。内部电压基准提供从VREF引脚输出，内部温度传感器工作
AMX0SL=0x00; //开始在通道0
ADC0CF=(SYSCLK/2500000)<<3;
ADC0CF&=~0x07;
EIE2&=~0x02; //ADC0转换结束中断
AD0EN=1; //ADC0 使能。ADC0 处于活动状态，并准备转换数据
}
//-------------------------------------------------------------
//程序结束
//-----------------------------------------------------
rs串口verilog代码
UART是通用异步收发器的简称，其中有一种电平规范较RS232规范，它用-3~-15V表示正逻辑，3~15V表示负逻辑，通过FPGA芯片实现RS232通信首先要解决的就是FPGA电平和RS232电平之间的矛盾，通常采用MAX3232作为物理层的电平接口，根据MAX3232提供的标准配制方式把物理电路设计好后，接下来的通信就是要实现逻辑的接收和发送…… 设计最简单的RS232通信逻辑，FPGA实现将接收到的数据会发出去，总共两个数据传输引脚，一收一发。将此通信模块分为三个部分：接收模块，波特率控制模块，发送模块。 工作原理：此模块接收MAX3232传过来的串行数据，对齐进行判断采样，校验，最后将数据流中的串行数据转换为八位并行数据，将此八位数据储存，或送给发送模块发送出去。根据RS232通信标准器串行数据分为起始位、数据位、校验位、停止位，空闲时为高电平，起始位通常为低电平，数据位通常为8位，校验位分为奇校验、偶校验等，停止位一位或两位且为高电平。FPGA接收模块对此数据进行异步接收，首先就要检测其数据传输开始标识，当然就是检测开始位，于是要有下降沿检测电路，检测到下降沿是输出一高脉冲，此电路可以用两个D触发器加上基本门电路实现，脉冲触发开始进入接收状态，输出接收状态标志位，使其为1，此标志位使能波特率控制模块输出采样脉冲，此计数脉冲触发接收模块中的计数器计数，加到相应的位就把当前的串行总线上的值赋给缓冲器，或对其判断，当计数完成11次计数后，已将8位串行数据转成并行数据到缓冲器中，且进行了校验的判断和停止位的判别，这是接收状态结束，接收状态位置0，计数器清零。对于波特率产生模块用于控制采样数据脉冲的周期，其周期就为串行数据传送一个bit所用的时间，根据此时间和时钟周期设置计数值。当接收模块完成工作时，接收状态位为0时可以触发发送模块，发送模块检测接收状态的下降沿，由此产生一高脉冲，与发送模块类似，根据波特率控制模块产生的计数脉冲将并行数据转成串行数据，并加上开始位、校验位、停止位。由此完成整个串行通信模块。 要熟悉：下降沿检测程序设计，并转串设计等。 顶层模块图如下所示： 各模块的程序如下： //本程序实现rs232通信中的串行数据接收模块 module rs232_rx( //input clk,//50M的时钟输入 rst_n,//低电平复位信号输入 rx_cnt_pluse,//采样脉冲输入，总共11个采样脉冲，一个时钟宽度的高电平 rs232_in_s,//串行数据输入，空闲时为高电平，1bit低电平作为起始位，接着8bit数据位LSB传输模式，接着偶数校验位，接着1bit低电平作为停止位
单片机MSP430F149-DS1302读写及串口收发程序
/******************************************************** * 文件名称： * IIC.c * 文件说明： * 使用口线模拟IIC * 程序使用波特率为2400，程序运行时需要在pc机上使用一个串口* 接收发送程序，任意发送字符，接收的字符为十六进制时间数据* MSP-FET430P149 Demo - Basic Clock, MCLK Sourced from HF XTAL XT2 * L.TCH * Feb 2007 * Built with IAR Embedded Workbench Version: 3.10A *******************************************************/ /*********************************************************/ #include
verilog串口程序
串口通信是目前比较重要的一种通信方式，主要是用于计算机和外部的通信。首先简单的介绍一下串口通信的原理： 串口用于ASCII码字符的传输。通信使用3根线完成：（1）地线，（2）发送，（3）接收。由于串口通信是异步的，端口能够在一根线上发送数据同时在另一根线上接收数据。其他线用于握手，但是不是必须的。串口通信最重要的参数是波特率、数据位、停止位和奇偶校验。对于两个进行通行的端口，这些参数必须匹配：a，波特率：这是一个衡量通信速度的参数。它表示每秒钟传送的bit的个数。例如300波特表示每秒钟发送300个bit。当我们提到时钟周期时，我们就是指波特率例如如果协议需要4800波特率，那么时钟是4800Hz。这意味着串口通信在数据线上的采样率为4800Hz。通常电话线的波特率为14400，28800和36600。波特率可以远远大于这些值，但是波特率和距离成反比。高波特率常常用于放置的很近的仪器间的通信，典型的例子就是GPIB设备的通信。b，数据位：这是衡量通信中实际数据位的参数。当计算机发送一个信息包，实际的数据不会是8位的，标准的值是5、7和8位。如何设置取决于你想传送的信息。比如，标准的ASCII码是0～127（7位）。扩展的ASCII码是0～255（8位）。如果数据使用简单的文本（标准ASCII码），那么每个数据包使用7位数据。每个包是指一个字节，包括开始/停止位，数据位和奇偶校验位。由于实际数据位取决于通信协议的选取，术语“包”指任何通信的情况。c，停止位：用于表示单个包的最后一位。典型的值为1，1.5和2位。由于数据是在传输线上定时的，并且每一个设备有其自己的时钟，很可能在通信中两台设备间出现了小小的不同步。因此停止位不仅仅是表示传输的结束，并且提供计算机校正时钟同步的机会。适用于停止位的位数越多，不同时钟同步的容忍程度越大，但是数据传输率同时也越慢。d，奇偶校验位：在串口通信中一种简单的检错方式。有四种检错方式：偶、奇、高和低。当然没有校验位也是可以的。对于偶和奇校验的情况，串口会设置校验位（数据位后面的一位），用一个值确保传输的数据
msp430f5529简单uart程序
/*****用串口助手发什么回复什么****/ #include "" // ACLK = REFO = 32768Hz, MCLK = SMCLK = default DCO/2 = 1048576Hz // ，5——USCI_A0 TXD/RXD；,5——USCI_A2 TXD/RXD；,5——USCI_A3 TXD/RXD； void main(void) { WDTCTL = WDTPW + WDTHOLD; // Stop WDT P4SEL |=BIT4+BIT5 ; // ,7 = USCI_A1 TXD/RXD UCA1CTL1 |= UCSWRST; // **Put state machine in reset** UCA1CTL1 |= UCSSEL_2; // SMCLK UCA1BR0 = 9; // 1MHz 115200 (see User's Guide) UCA1BR1 = 0; // 1MHz 115200 UCA1MCTL |= UCBRS_1 + UCBRF_0; // Modulation UCBRSx=1, UCBRFx=0 UCA1CTL1 &= ~UCSWRST; // **Initialize USCI state machine** UCA1IE |= UCRXIE; // Enable USCI_A1 RX interrupt __bis_SR_register(LPM0_bits + GIE); // Enter LPM0, interrupts enabled } // Echo back RXed character, confirm TX buffer is ready first，发送数据之前确定发送缓存准备好 #pragma vector=USCI_A1_VECTOR __interrupt void USCI_A1_ISR(void) { switch(__even_in_range(UCA1IV,4)) { case 0:break; // Vector 0 - no interrupt case 2: // Vector 2 - RXIFG while (!(UCA1IFG&UCTXIFG)); // USCI_A1 TX buffer ready UCTXIFG(USCI Transmit Interrupt Flag) //等待数据发送完成完成UCTXIFG置1 跳出循环 UCA1TXBUF = UCA1RXBUF; // TX -> RXed character break; case 4:break; // Vector 4 - TXIFG default: break; } } // UCTXIFG=0x02，UCA1IFG&UCTXIFG，当UCA1IFG的UCTXIFG位为1时，说明UCA1TXBUF 为空， //跳出while循环循环；当UCTXIFG位为0时UCA1TXBUF不为空，停在循环。
Verilog串口通讯设计
1 串口通信基本特点随着多微机系统的应用和微机网络的发展，通信功能越来越显得重要。串行通信是在一根传输线上一位一位地传送信息.这根线既作数据线又作联络线。串行通信作为一种主要的通信方式，由于所用的传输线少，并且可以借助现存的电话网进行信息传送，因此特别适合于远距离传送。在串行传输中，通信双方都按通信协议进行，所谓通信协议是指通信双方的一种约定。约定对数据格式、同步方式、传送速度、传送步骤、纠错方式以及控制字符定义等问题做出统一规定，通信双方必须共同遵守。异步起止式的祯信息格式为：每祯信息由四部分组成：a.1位起始位。b.5~8位数据位。传送顺序是低位在前，高位在后.依次传送。c.一位校验位，也可以没有。d.最后是1位或是2位停止位。FPGA(Field Pmgrammable Gate Array)现场可编程门阵列在数字电路的设计中已经被广泛使用。这种设计方式可以将以前需要多块集成芯片的电路设计到一块大模块可编程逻辑器件中，大大减少了电路板的尺寸，增强了系统的可靠性和设计的灵活性。本文详细介绍了已在实际项目中应用的基于FPGA的串口通讯设计。本设计分为硬件电路设计和软件设计两部分，最后用仿真验证了程序设计的正确性。 2 系统的硬件设计本方案的异步串行通信的硬件接口电路图如图1所示，主要由四部分组成：RS-485数据发送模块、FPGA串口模块、MAX3223和DB9。各部分功能简述如下：RS-485数据发送模块是将前续电路的数据发送到FPGA，供本电路处理，亦即本电路的输入。RS485是符合RS-485和RS-4225串口标准的低功耗半双工收发器件，有3.3V和5V两种，在本设计中选用了3.3V的器件SP3485。SP3485的内部结构示意图如图2所示在本设计中。485的7脚和8脚与前端信号相连接，用于接收输入的数据。数据格式是这样的：一帧数据有25位，报头是16个高电平和1个低电平，接下来是 8位有效的数据。传输速率为700k波特率。2脚是使能端，与FPGA的I/O口相连，由FPGA提供逻辑控制信号。1脚和4脚也与FPGA相连，由 FPGA对输入数据进行处理。 图1异步串行通信硬件接口功能框图 图2 SP3485的内部结构示意图FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx 公司的Spartan II系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。在本设计中选用4倍于波特率的时钟，利用这种4倍于波特率的接收时钟对串行数据流进行检测和定位采样，接收器能在一个位周期内采样4次。如果没有这种倍频关系，定位采样频率和传送波特率相同，则在一个位周期中，只能采样一次，分辨率会差。比如，为了检测起始位下降沿的出现，在起始位的前夕采样一次之后，下次采样要到起始位结束前夕才进行。而假若在这个周期期间，因某种原因恰恰使接收时钟往后偏移了一点点，就会错过起始位。造成整个后面位的检测和识别错误。针对本设计，FPGA的软件共分了三个模块： 1.时钟分频模块。模块的功能是用来产生所需要的数据采集时钟和数据传输时钟。系统主频是40M的。数据采集时钟是2.8M的，发送时钟是11.2k。 2. 提取数据模块。由RS485发送过来的数据共有25位，其中只有8位是有效数据。为了发送这8位有效数据。必须先将其提取出来。提取的办法是这样的：通过连续检测到的16个高电平和一个低电平。判断8位有效数据的到来。然后按照串行数据传输的格式，在加上起始位和停止位后，将其存储于输出缓冲寄存器中。在这里，我们的串行数据输出格式是这样规定的，一位起始位，八位数据位，一位停止位，无校验位。 3.串行数据输出模块。这一模块相对比较简单，波特率选为11.2k，模块的
FPGA模拟串口自收发-Verilog
实现功能，FPGA里实现从PC串口接收数据，接着把接收到的数据发回去。波特率可选9600bps,可调1bit起始位，8bit数据，1bit停止位，无校验位。 参考《VHDL硬件描述语言与和数字逻辑电路设计》 模块介绍如下 一、串口数据接收模块：特别注意一个数据位占4个clk_bps_4时钟周期。 串口数据接收控制 当数据接收端rxd出现起始位低电平，启动接收控制计数器rx_cnt,置位为8’b0111_00(28), 即rx_cnt[5:2]== 4’b0111(7),rx_cnt*1:0+ == 2'b00(0);一个计数周期开始，伴随clk_bps_4, rx_cnt加1（每一个数据位加4） 串口接收数据移位控制(关键采样点的选取) 每当rx_cnt[1:0] == 2'b01,为了保证在rxd一位数据靠近中间位置采样；每4个clk_bps_4, rx_cnt[5:2]加1当rx_cnt[5:2] == 8,9,10….15，完成8位的数据采样，串并变换 置位标志位rxdF数据接收标志 rxd出现起始位低电平, rxdF置1，表示数据接收开始；当rx_cnt计数到8’b1111_11(63),数据接收完成，rxdF置0 置位标志位rdFULL;//接收锁存器满标志 空闲时rdFULL置0，当数据接收完成，数据锁存到do_latch,同时rdFULL置1,向上层模块表示数据以准备OK，可以来读取；rd置0，表示上层模块开始读取数据，rdFULL置0，表示数据已读走 二、串口数据发送模块：数据发送依赖于wr（低电平有效） 空闲时wr置1，数据发送时wr产生低电平脉冲，wr上升沿将数据锁存到din_latch; 串口数据发送控制： wr由0跳变为1后，启动发送控制计数器tx_cnt,置位为8’b0111_00(28), 即tx_cnt[5:2]== 4’b0111(7),tx_cnt[1:0] == 2'b00(0);一个计数周期开始，伴随clk_bps_4, tx_cnt加1（每一个数据位加4）
msp430串口1收发程序
#include
基于verilog的串口通信实验指导和源程序
自己看了很多材料以后，精心整理的串口通信实验原理和指导，在网上找了很多代码，大部分因为没有很好的注释，看起来很头疼，于是自己写了一份，附带详细的注释，在modelsim仿真器上已经得到验证，现在传上来，仅供参考。 PS1:最后部分给出了一个测试文件，写的非常简单，只是验证了功能，不是很好的测试； PS2：代码部分看上去有点乱，因为在word中代码的层次结构无法清晰显示，如有需要，下载后把代码copy到notepad++这种类似的专用变成工具里面，就很清晰的显示代码和注释了。 第一部分：实验原理串行通信要求的传输线少，可靠性高，传输距离远，被广泛应用于计算机和外设的数据交换。通常都由通用异步收发器(UART)来实现串口通信的功能。在实际应用中，往往只需要UART的几个主要功能，专用的接口芯片会造成资源浪费和成本提高。随着FPGA/CPLD的飞速发展与其在现代电子设计中的广泛应用，FPGA/CPLD功能强大、开发过程投资小、周期短、可反复编程、保密性好等特点也越来越明显。因此可以充分利用其资源，在芯片上集成UART功能模块，从而简化了电路、缩小了体积、提高了可靠性，而且设计时的灵活性更大，周期更短。
UART简介 UART（Universal Asynchronous Receiver Transmitter通用异步收发器）是一种应用广泛的短距离串行传输接口。常常用于短距离、低速、低成本的通讯中。8250、8251、NS16450等芯片都是常见的UART器件。 基本的UART通信只需要两条信号线（RXD、TXD）就可以完成数据的相互通信，接收与发送是全双工形式。TXD是UART发送端，为输出；RXD是UART接收端，为输入。 UART的基本特点是： （1）在信号线上共有两种状态，可分别用逻辑1（高电平）和逻辑0（低电平）来区分。在发送器空闲时，数据线应该保持在逻辑高电平状态。 （2）起始位（Start Bit）：发送器是通过发送起始位而开始一个字符传送，起始位使数据线处于逻辑0状态，提示接受器数据传输即将开始。 （3）数据位（Data Bits）：起始位之后就是传送数据位。数据位一般为8位一个字节的数据（也有6位、7位的情况），低位（LSB）在前，高位（MSB）在后。 （4）校验位（parity Bit）：可以认为是一个特殊的数据位。校验位一般用来判断接收的数据位有无错误，一般是奇偶校验。在使用中，该位常常取消。 （5）停止位：停止位在最后，用以标志一个字符传送的结束，它对应于逻辑1状态。 （6）位时间：即每个位的时间宽度。起始位、数据位、校验位的位宽度是一致的，停止位有0.5位、1位、1.5位格式，一般为1位。 （7）帧：从起始位开始到停止位结束的时间间隔称之为一帧。
串口通信UART(msp430g2553)
#include "io430.h" #include "in430.h" #include "shumaguan.h" void UartPutchar(unsigned char c); unsigned char UartGetchar(); unsigned char temp=0; unsigned char number[2]={0}; void main( void ) { WDTCTL = WDTPW + WDTHOLD; // Stop WDT BCSCTL1 = CALBC1_1MHZ; // Set DCO DCOCTL = CALDCO_1MHZ; P1DIR|=BIT6; P1OUT&=~BIT6; P1SEL = BIT1 + BIT2; // P1.1为RXD, P1.2为TXD P1SEL2 = BIT1 + BIT2; // P1.1为RXD, P1.2为TXD UCA0CTL1 |= UCSSEL_2; // 选择时钟BRCLK UCA0BR0 = 106; // 1MHz 9600 UCA0BR1 = 0; // 1MHz 9600 UCA0MCTL = UCBRS2 + UCBRS0; // 波特率=BRCLK/(UBR+(M7+...0)/8) UCA0CTL1 &= ~UCSWRST; // 初始化顺序:SWRST=1设置串口，然后设置SWRST=0,最后设置相应中断 IE2 |= UCA0RXIE; // 使能接收中断 while(1) { //UartPutchar(9); display_int(temp,0); delay(); } } /**********************************UART接收中断********************************/ #pragma vector=USCIAB0RX_VECTOR __interrupt void USCI0RX_ISR(void) { //while (!(IFG2&UCA0TXIFG)); // 等待发送完成
Verilog实现串口接收多帧数据
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 19:50:45 04/19/2015 // Design Name: // Module Name: Serial_Decoder // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module Serial_Decoder( input wire clk_seri, //串口时钟，用于从串口发送命令给FPGA input wire rst, input wire RxD, output reg[1:0] modu_sel, //BPSK,QPSK,8PSK选择 output reg[13:0] ser_asf, //由串口发过来的asf output reg[31:0] ser_ftw, //由串口发过来的ftw output reg cmd_done, //上位机给FPGA发送指令结束 output reg[31:0] dina, //ROM存储器，用于存储外部PN码 output reg wea, output reg[1:0] addra ); reg cmd_rdy;//指令接收完成 reg [3:0] instr_code;//用于分辨命令，是asf还是ftw还是外部PN码 reg [31:0] cmd_data; //接收从上层发过来的命令 wire RxD_data_ready;
串口通讯设计之Verilog实现
串口通讯设计之 V e r i l o g实现 Revised as of 23 November 2020
串口通讯设计之V e r i l o g实现 FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx公司的SpartanII系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。 1 串口通信基本特点随着多微机系统的应用和微机网络的发展，通信功能越来越显得重要。串行通信是在一根传输线上一位一位地传送信息.这根线既作数据线又作联络线。串行通信作为一种主要的通信方式，由于所用的传输线少，并且可以借助现存的电话网进行信息传送，因此特别适合于远距离传送。在串行传输中，通信双方都按通信协议进行，所谓通信协议是指通信双方的一种约定。约定对数据格式、同步方式、传送速度、传送步骤、纠错方式以及控制字符定义等问题做出统一规定，通信双方必须共同遵守。异步起止式的祯信息格式为：每祯信息由四部分组成： 位起始位。 ~8位数据位。传送顺序是低位在前，高位在后.依次传送。c.一位校验位，也可以没有。d.最后是1位或是2位停止位。 FPGA(Field Pmgrammable Gate Array)现场可编程门阵列在数字电路的设计中已经被广泛使用。这种设计方式可以将以前需要多块集成芯片的电路设计到一块大模块可编程逻辑器件中，大大减少了电路板的尺寸，增强了系统的可靠性和设计的灵活性。本文详细介绍了已在实际项目中应用的基于FPGA的串口通讯设计。 本设计分为硬件电路设计和软件设计两部分，最后用仿真验证了程序设计的正确性。 2 系统的硬件设计 本方案的异步串行通信的硬件接口电路图如图1所示，主要由四部分组成：RS-485数据发送模块、FPGA 串口模块、MAX3223和DB9。各部分功能简述如下： RS-485数据发送模块是将前续电路的数据发送到FPGA，供本电路处理，亦即本电路的输入。RS485是符合RS-485和RS-4225串口标准的低功耗半双工收发器件，有和5V两种，在本设计中选用了的器件SP3485。 在本设计中。485的7脚和8脚与前端信号相连接，用于接收输入的数据。数据格式是这样的：一帧数据有25位，报头是16个高电平和1个低电平，接下来是 8位有效的数据。传输速率为700k波特率。2脚是使能端，与FPGA的I/O口相连，由FPGA提供逻辑控制信号。1脚和4脚也与FPGA相连，由 FPGA对输入数据进行处理。 FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx公司的Spartan II系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。在本设计中选用4倍于波特率的时钟，利用这种4倍于波特率的接收时钟对串行数据流进行检测和定位采样，接收器能在一个位周期内采样4次。如果没有这种倍频关系，定位采样频率和传送波特率相同，则在一个位周期中，只能采样一次，分辨率会差。比如，为了检测起始位下降沿的出现，在起始位的前夕采样一次之后，下次采样要到起始位结束前夕才进行。而假若在
MSP430串口通信讲解
串行通信接口是处理器与外界进行数据传输最常用的方式之一。顾名思义，串行通信是指使用一条数据线，将数据一位一位地依次传输，每一位数据占据一个固定的时间长度。与并行通信相比，串行通信速度较慢，但占用更少的I/O 资源，只需要少数几条线就可以在系统间交换信息，特别适用于计算机与计算机、计算机与外设之间的远距离通信。 串行通信可以分为同步通信和异步通信两种类型。如果带有同步时钟，则称为同步串行 通信，如常用的 SPI 和 I2C 接口就属于同步串行通信接口。如果没有同步时钟，依靠严格的时间间隔来传输每一比特，则称为异步串行通信。MSP430 系列单片机有两种串行通信接口，较早的 USART 模块和较新的 USCI 模块。 同步通信方式，是把许多字符组成一个信息组，这样，字符可以一个接一个地传输。但是，在每组信息(通常称为信息帧)的开始要加上同步字符，在没有信息要传输时，要填上空字符，因为同步传输不允许有间隙。同步方式下，发送方除了发送数据，还要传输同步时钟信号，信息传输的双方用同一个时钟信号确定传输过程中每1位的位置。 在异步通信方式中，两个数据字符之间的传输间隔是任意的，所以，每个数据字符的前后都要用一些数位来作为分隔位。
MSP430G2553单片机USCI模块原理图 串口通信所需配置： 1、时钟选择——以SMCLK时钟频率为1MHz为例。 ①选择SMCLK为串口通信频率。(P95页） ②设置SMCLK时钟频率为1MHz。 需要设置的寄存器：UCA0CTL1；（P95页）。
2、IO口定义为第二功能，即串口发送接收端口。 需要设置的寄存器：P1SEL|=BIT1+BIT2;，P1SEL2|=BIT1+BIT2;（中文P44页）。 2、数据传输格式
Verilog程序6、UART(串口通信)
这个程序没有仿真、没有测试。。 1 UART功能设计 1．1 UART的工作原理 异步通信时，UART发送／接收数据的传输格式如图1所示，一个字符单位由开始位、数据位、停止位组成。 异步通信的一帧传输经历以下步骤： (1)无传输。发送方连续发送信号，处于信息“1”状态。 (2)起始传输。发送方在任何时刻将传号变成空号，即“1”跳变到“O”，并持续1位时间表明发送方开始传输数据。而同时，接收方收到空号后，开始与发送方同步，并期望收到随后的数据。 (3)奇偶传输。数据传输之后是可供选择的奇偶位发送或接收。 (4)停止传输。最后是发送或接收的停止位，其状态恒为“1”。 其程序的结构框图如下： 该程序的效果是串口接受到从计算机发送过来的数据后，又把数据发回给计算机，串口通信是串行的。 其uart.v为顶层文件，包含其他模块，speed_select.v文件的作用为为uart_rx.v和uart_tx.v 设置波特率。
uart.v(顶层文件) `timescale 1ns / 1ps ///////////////////////////////////////////////////////////////////// ///////////// // Company: // Engineer: // // Create Date: 16:08:27 11/12/2010 // Design Name: // Module Name: uart // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ///////////////////////////////////////////////////////////////////// ///////////// module uart(clk,rst_n,rs232_rx,rs232_tx); input clk,rst_n,rs232_rx; output rs232_tx; wire bps_start1,bps_start2,clk_bps1,clk_bps2,rx_int; wire [7:0] rx_data; //发送模块的时钟 speed_select speed_tx ( .clk(clk), .rst_n(rst_n), .bps_start(bps_start2), .clk_bps(clk_bps1) ); //接受模块的时钟 speed_select speed_rx ( .clk(clk), .rst_n(rst_n), .bps_start(bps_start2), .clk_bps(clk_bps2)
430单片机串口的程序升级
摘要：介绍了一种MSP430单片机通过串口升级程序的方法，并在MSP430F5438上得以实现。通过实验，证明此方法稳定、可靠，避免了利用仿真器更新程序的 繁琐，提高了效率。 关键词：MSP430F5438；串口；程序更新 随着性能的不断提高以及成本的降低，单片机在各个领域都得到了广泛的应用。尤其在信号的控制和处理方面，单片机以其超低的功耗、简单的操作成为设计者的首选。TI公司推出的MSP430x5xx系列单片机具有低电压、低功耗、高速处理能力以及配置灵活的接口等特点，是当今主流单片机之一。 同其他处理器一样，单片机正常工作除了需要硬件电路以外，还需要相应的用户应用程序。但应用程序在调试阶段以及实际使用时往往都需要更新，常规的方法需要打开机箱，将仿真器与单片机连接好，再更新程序。这种步骤比较繁琐，如果操作不当还会损坏设备。因此，如果能通过单片机已有的简单接口(如串口)更新应用程序，那么将给单片机的使用带来更大的方便。 1 总体思想 首先通过仿真器向单片机中写入一段小程序，称之为Bootloader程序。这个程序不是用户的应用程序，它的作用有两个：第一是在上电的一小段时间里实时检测串口，如果有上位机发出的更新程序命令，就发送握手信号，通知上位机发送更新代码，并将收到的更新代码写入单片机相应的Flash中；第二个作用是当检测到有应用程序存在时，跳转到应用程序的入口地址，执行应用程序。其流 程如图1所示。 上位机程序(VC++语言编写)的功能是，当用户发出更新程序的指令后，在一段时间内连续发送更新程序命令。如果收到单片机的应答信号，表示单片机准备开始接收更新代码。此时上位机读取已选择的代码文件，分段发给单片机。其流程如
verilog编写的uart程序
// UART_FPGA.v 顶层模块，实现由ARM控制FPGA读取串口数据，经过ARM返回给FPGA串口发送出去； `timescale 1ns/1ns module UART_FPGA( //EMIF PIN input wire [10:0] EADDR_pin /* synthesis syn_noclockbuf = 1 */, inout wire [15:0] EDATA_pin , input wire EnOE_pin /* synthesis syn_noclockbuf = 1 */, input wire EnWE_pin /* synthesis syn_noclockbuf = 1 */, input wire EnGCS1_pin /* synthesis syn_noclockbuf = 1 */, output wire EINT2_pin , //LED_run output wire LED_run_pin , //UART output wire UART_TXD0 , input wire UART_RXD0 /* synthesis syn_noclockbuf = 1 */, //test signal output wire TXD_test, output wire RXD_test, output reg TXD_start, output wire EINT2_test, output wire TXD_over_test, output wire uart_send_WR, //FPGA SYSTEM PIN input wire nRESET_pin /* synthesis syn_noclockbuf = 1 */, input wire CLK_50M_pin ); wire [15:0] write_data;
MSP430g2553串口通信
MSP430g2553串口通信 MSP430的不同型号，其串行通讯工作模式是一样的。以MSP430G2553为例进行说明。MSP430G2553是20个引脚的16位单片机。具有内置的16位定时器、16k 的FLASH 和512B 的RAM ，以及一个通用型模拟比较器以及采用通用串行通信接口的内置通信能力。此外还具有一个10位的模数(A/D)转换器。其引脚排布如图1.1所示。其功能表如表1.1所示。 串行通讯模块主要由三个部分组成：波特率生成部分、发送控制器以及接收控制器。如图1.2所示。 一、UART 模式 在异步模式下，接收器自身实现帧的同步，外部的通讯设备并不使用这一时钟。波特率的产生是在本地完成的。异步帧格式由1个起始 位、7或8个数据位、校验位（奇/偶/无）、1个地址位、和1或2个停止位。一般最小帧为9个位，最大为13位。 图1.2 串行通讯模块内部结构图 图1.1 MSP430G2553引脚图
（一）UART的初始化 单片机工作的时钟源来自内部三个时钟或者外部输入时钟，由SSEL1、SSEL0，以决定最终进入模块的时钟信号BRCLK的频率。所以配置串行通讯的第一步就是选择时钟。 通过选择时钟源和波特率寄存器的数据来确定位周期。所以波特率的配置是串行通讯中最重要的一部分。波特率设置用三个寄存器实现：UxBR0（选择控制器0）：波特率发生器分频系数低8位。UxBR1（选择控制器1）：波特率发生器分频系数高8位。UxMCTL 数据传输的格式，以及数据传输的模式是通过配置控制寄存器UCTL来进行设置。 接收控制部分和发送控制部分。首先需要串行口进行配置、使能以及开启中断。串口接收数据一般采用中断方式，发送数据采用主动发送。当接收到一个完整的数据，产生一个信号：URXIFG0=1（类似于51单片机的接收中断标志位），表示接收完整的数据。当数据正在发送中，UTXIFG0=1，此时不能再发送数据，必须等当前数据发送完毕（UTXIFG0=0）才能进行发送。程序实例如下： Void UART_init() { WDTCTL = WDTPW + WDTHOLD； P1SEL|= 0x06；//I/O口的功能寄存器配置。为1时作为模块输出或者输出，0 为端口输入或者输出。配置P1.1，P1.2为串行口。 P2DIR=0x04；//串口发送端为输出，串口接收端为输入。0为输入，1为输出 U0CTL |= CHAR; // 配置控制寄存器，数据类型为8位。 U0TCTL |= SSEL0； // 选择时钟UCLK= ACLK。 U0BR0 = 0x45； // 分频系数的高8位，8MHz 时钟下波特率为115200 U0BR1 = 0x00； // 分频系数的低8位。 U0MCTL = 0x00； // 波特率的调整。 U0CTL&= ~SWRST；//系统复位。只有对SWRST 复位，USART 才能重新被允许。 而接收和发送允许标志URXE和UTXE不会因SWRST 而 更改。 ME1 |= UTXE0 + URXE0； //使能USART0 TXD/RXD模块USART中特有的使能配置。 IE1 |= URXIE0；//使能USART0 接收中断 _EINT()；//开启全部中断。 _BIS_SR(LPM0_bits + GIE)； // 初始化完毕，进入睡眠状态。等待工作。该程序直接调用。 } 发送数据函数： __interrupt void usart0_rx (void) { while (!(IFG1 & UTXIFG0)); // 判断发送缓冲区是否为空。 TXBUF0 = RXBUF0; // 将数据发送到串口。 }
Verilog编写的RS232(Uart)程序
module my_uart_top( clk,rst_n, rs232_rx,rs232_tx ); input clk; lk(clk), st_n(rst_n), .bps_start(bps_start1), .clk_bps(clk_bps1) , ); my_uart_rx my_uart_rx( .clk(clk), st_n(rst_n), .rs232_rx(rs232_rx), .rx_data(rx_data), .rx_int(rx_int), .clk_bps(clk_bps1), % .bps_start(bps_start1) ); lk(clk), st_n(rst_n), .bps_start(bps_start2), .clk_bps(clk_bps2) ); ` my_uart_tx my_uart_tx( .clk(clk), st_n(rst_n), .rx_data(rx_data), .rx_int(rx_int), .rs232_tx(rs232_tx), .clk_bps(clk_bps2), .bps_start(bps_start2) ); . endmodule module my_uart_rx( clk,rst_n, rs232_rx,rx_data,rx_int, …
clk_bps,bps_start ); input clk; // 50MHz主时钟 input rst_n; //低电平复位信号 input rs232_rx; // RS232接收数据信号 input clk_bps; // clk_bps的高电平为接收或者发送数据位的中间采样点 output bps_start; //接收到数据后，波特率时钟启动信号置位 ` output[7:0] rx_data; //接收数据寄存器，保存直至下一个数据来到 output rx_int; //接收数据中断信号,接收到数据期间始终为高电平 //---------------------------------------------------------------- reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3; //接收数据寄存器，滤波用 wire neg_rs232_rx; //表示数据线接收到下降沿 always @ (posedge clk or negedge rst_n) begin { if(!rst_n) begin rs232_rx0 <= 1'b0; rs232_rx1 <= 1'b0; rs232_rx2 <= 1'b0; rs232_rx3 <= 1'b0; end else begin rs232_rx0 <= rs232_rx; : rs232_rx1 <= rs232_rx0; rs232_rx2 <= rs232_rx1; rs232_rx3 <= rs232_rx2; end end //下面的下降沿检测可以滤掉<20ns-40ns的毛刺(包括高脉冲和低脉冲毛刺)， //这里就是用资源换稳定（前提是我们对时间要求不是那么苛刻，因为输入信号打了好几拍） //（当然我们的有效低脉冲信号肯定是远远大于40ns的） ， assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0; //接收到下降沿后neg_rs232_rx置高一个时钟周期 //---------------------------------------------------------------- reg bps_start_r; reg[3:0] num; //移位次数 reg rx_int; //接收数据中断信号,接收到数据期间始终为高电平
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