EDA技术与VHDL课后答案(第3版)潘松 黄继业
第3章VHDL基础
习题
3-1 如图所示
3-2 程序：
IF_THEN语句
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY mux21 S
PORT ( s1,s0 : IN STD_LOGIC_VECTOR ;
a,b,c,d : IN STD_LOGIC ;
y : OUT STD_LOGIC ) ;
END ENTITY mux21 ;
ARCHITECTURE one OF mux21 IS
BEGIN
PROCESS ( s0,s1,a,b,c,d )
BEGIN
IF s1=’0’ AND s0=’0’ THEN y<=a ;
ELSIF s1=’0’ AND s0=’1’ THEN y<=b ;
ELSIF s1=’1’ AND s0=’0’ THEN y<=c ;
ELSIF s1=’1’ AND s0=’1’ THEN y<=d ;
ELSE y<=NULL ;
END IF ;
END PROCESS ;
END ARCHITECTURE one ;
CASE 语句
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY mux21 IS
PORT ( s1,s0 : IN STD_LOGIC_VECTOR ;
a,b,c,d : IN STD_LOGIC ;
y : OUT STD_LOGIC ) ;
END ENTITY mux21 ;
ARCHITECTURE two OF mux21 IS
SIGNAL s : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ; BEGIN
s<=s1 & s0 ;
PROCESS ( s )
BEGIN
CASE s IS
WHEN “00” => y<=a ;
WHEN “01” => y<=b ;
WHEN “10” => y<=c ;
WHEN “11” => y<=d ;
WHEN OTHERS => NULL ;
END CASE ;
END PROCESS ;
END ARCHITECTURE two ;
3-3 程序：
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY MUXK IS
PORT ( s0,s1 : IN STD_LOGIC ;
a1,a2,a3 : IN STD_LOGIC ;
outy : OUT STD_LOGIC ) ;
END ENTITY MUXK ;
ARCHITECTURE double OF MUXK IS
SIGNAL tmp : STD_LOGIC ; --内部连接线BEGIN
p_MUX21A_u1 : PROCESS ( u1_s, u1_a, u1_b, u1_y ) SIGNAL u1_s, u1_a, u1_b, u1_y : STD_LOGIC ;
BEGIN
IF u1_s=’0’ THEN u1_y<= u1_a ;
ELSIF u1_y<= u1_b ;
ELSE u1_y<= NULL ;
END IF ;
END PROCESS p_ MUX21A_u1 ;
p_ MUX21A_u2 : PROCESS ( u2_s, u2_a, u2_b, u2_y ) SIGNAL u2_s, u2_a, u2_b, u2_y : STD_LOGIC ;
BEGIN
IF u2_s=’0’ THEN u2_y<= u2_a ;
ELSIF u2_y<= u2_b ;
ELSE u2_y<= NULL ;
END IF ;
END PROCESS p_ MUX21A_u2 ;
u1_s<= s0 ; u1_a<= a2 ; u1_b<= a3 ;
tmp<= u1_y ;
u2_s<=s1 ; u2_a<= a1 ; u2_b<= tmp;
outy <= u2_y ;
END ARCHITECTURE double ;
3-4 程序：
（1）1位半减器
1位半减器的设计选用（2）图，两种表达方式：
一、LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY h_suber IS
PORT ( x,y : IN STD_LOGIC ;
s_out ,diff : OUT STD_LOGIC ) ;
END ENTITY h_suber ;
ARCHITECTURE fhd1 OF h_suber IS BEGIN
diff<=x XOR y ; s_out<= ( NOT a ) AND b ;
END ARCHITECTURE fhd1 ;
二、LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY h_suber IS
PORT ( x,y : IN STD_LOGIC ;
s_out ,diff : OUT STD_LOGIC ) ;
END ENTITY h_suber ;
ARCHITECTURE fhd1 OF h_suber IS SIGNAL s : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ; BEGIN
s<= x & y ;
PROCESS ( s )
BEGIN
CASE s IS
WHEN “00” => s_out <=’0’ ; diff<=’0’ ;
WHEN “01” => s_out <=’1’ ; diff<=’1’ ;
WHEN “10” => s_out <=’0’ ; diff<=’1’ ;
WHEN “11” => s_out <=’0’ ; diff<=’0’ ;
WHEN OTHERS => NULL ;
END CASE ;
END PROCESS ;
END ARCHITECTURE fhd1 ;
或门逻辑描述：
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY or IS
PORT ( a,b : IN STD_LOGIC ;
c : OUT STD_LOGIC ) ;
END ENTITY or ;
ARCHITECTURE one OF or IS
BEGIN
c<= a OR b ;
END ARCHITECTURE one ;
1位全减器：
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY f_suber IS
PORT ( x,y,sub_in : IN STD_LOGIC ;
sub_out ,diffr : OUT STD_LOGIC ) ;
END ENTITY f_suber ;
ARCHITECTURE fhd1 OF f_suber IS
COMPONENT h_suber IS
PORT ( x,y : IN STD_LOGIC ;
s_out ,diff : OUT STD_LOGIC ) ;
END COMPONENT h_suber ;
COMPONENT or IS
PORT ( a,b : IN STD_LOGIC ;
c : OUT STD_LOGIC ) ;
END COMPONENT or ;
SIGNAL d,e,f : STD_LOGIC ;
BEGIN
u1 : h_suber PORT MAP ( x=>x, y=>y, diff=>d, s_out=>e ) ;
u2 : h_suber PORT MAP ( x=>d, y=>sub_in, diff=>diffr, s_out=>f ) ;
u3 : or PORT MAP ( a=>f, b=>e, c=>sub_out ) ;
END ARCHITECTURE fhd1 ;
（2）8位减法器：
f_suber
sub_in x y
sub_out
diffr
x
y
f_suber
sub_in x y
sub_out
diffr
1
x
1
y
1
f_suber
sub_in x y
sub_out
diffr
2
x
y
2
f_suber
sub_in x y sub_out
diffr
3
x
3
y
3
f_suber
sub_in x y sub_out
diffr
4
x
4
y
4
f_suber
sub_in x y sub_out
diffr
5
x
5
y
5
f_suber
sub_in x y sub_out
diffr
6
x
6
y
6
f_suber
sub_in x y sub_out
diffr
7
7
y
7
sub_out
a b c
d
e f g
u0 u1 u2 u3
u4 u5 u6 u7
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY 8f_suber IS
PORT ( x0,x1,x2,x3,x4,x5,x6,x7 : IN STD_LOGIC ;
y0,y1,y2,y3,y4,y5,y6,y7 : IN STD_LOGIC ;
sub_in : IN STD_LOGIC ;
sub_out : OUT STD_LOGIC ;
diffr0,diffr1,diffr2,diffr3 : OUT STD_LOGIC ;
diffr4,diffr5,diffr6,diffr7 : OUT STD_LOGIC ) ;
END ENTITY 8f_suber ;
ARCHITECTURE 8fhd1 OF 8f_suber IS
COMPONENT f_suber IS
PORT ( x,y,sub_in : IN STD_LOGIC ;
sub_out ,diffr : OUT STD_LOGIC ) ;
END COMPONENT f_suber ;
SIGNAL a,b,c,d,e,f,g : STD_LOGIC ;
BEGIN
u0 : f_suber PORT MAP ( x=>x0, y=>y0, sub_in=>, sub_out=>a,
diff=>diff0 ) ;
u1 : f_suber PORT MAP ( x=>x1, y=>y1, sub_in=>a, sub_out=>b,
diff=>diff1 ) ;
u2 : f_suber PORT MAP (x=>x2, y=>y2, sub_in=>b, sub_out=>c,
diff=>diff2 ) ;
u3 : f_suber PORT MAP (x=>x3, y=>y3, sub_in=>c, sub_out=>d,
diff=>diff3 ) ;
u4 : f_suber PORT MAP (x=>x4, y=>y4, sub_in=>d, sub_out=>e,
diff=>diff4 ) ;
u5 : f_suber PORT MAP (x=>x5, y=>y5, sub_in=>e, sub_out=>f,
diff=>diff5 ) ;
u6 : f_suber PORT MAP (x=>x6, y=>y6, sub_in=>f, sub_out=>g,
diff=>diff6 ) ;
u7 : f_suber PORT MAP (x=>x7, y=>y7, sub_in=>g, sub_out=> sub_out, diff=>diff7 ) ;
END ARCHITECTURE 8fhd1 ;
3-5 程序：
或非门逻辑描述：
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY nor IS
PORT ( d,e : IN STD_LOGIC ;
f : OUT STD_LOGIC ) ;
END ENTITY nor ;
ARCHITECTURE one OF nor IS
BEGIN
f <= NOT ( d OR e ) ;
END ARCHITECTURE one ;
时序电路描述：
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY circuit IS
PORT ( CL, CLK0 : IN STD_LOGIC ;
OUT1 : OUT STD_LOGIC ) ;
END ENTITY circuit ; ARCHITECTURE one OF circuit IS
COMPONENT DFF1 IS
PORT ( CLK : IN STD_LOGIC ;
D : IN STD_LOGIC ;
Q : OUT STD_LOGIC ) ;
END COMPONENT DFF1 ;
COMPONENT nor IS
PORT ( d,e : IN STD_LOGIC ;
f : OUT STD_LOGIC ) ;
END COMPONENT nor ;
COMPONENT not IS
PORT ( g : IN STD_LOGIC ;
h : OUT STD_LOGIC ) ;
END COMPONENT not ;
SIGNAL a,b,c : STD_LOGIC ;
BEGIN
u0 : nor PORT MAP ( d=>c, e=>CL, f=>a ) ;
u1 : DFF1 PORT MAP ( CLK=>CLK0, D=>a, Q=>b ) ; u2 : not PORT MAP ( g=>b, g=>c, h=>OUT1 ) ; END ARCHITECTURE one ;
3-6
3-7
3-8
3-9
3-10
3-11
3-12
3-13
3-14
程序1：
SIGNAL A,EN : STD_LOGIC ;
PROCESS ( A, EN )
VARIABLE B : STD_LOGIC ;
BEGIN
IF EN = ‘1’ THEN B := A ;
END IF ;
END PROCESS ;
程序2：
ARCHITECTURE one OF sample IS VARIABLE a,b,c :
BEGIN
c := a+b ;
END ARCHITECTURE one ;
程序3：
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21 IS
PORT ( a,b : IN STD_LOGIC ;
sel : IN STD_LOGIC ;
c : OUT STD_LOGIC ) ; END ENTITY mux21 ; ARCHITECTURE one OF mux21 IS BEGIN
IF sel = ‘0’ THEN c<=a ;
ELSE c<=b ;
END IF ;
END ARCHITECTURE one ;
第4章Quartus II使用方法
习题
4-1
第5章VHDL状态机
习题
5-1 例5-4（两个进程）：
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ; ENTITY MOORE1 IS
PORT ( DATAIN : IN STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ;
CLK,RST : IN STD_LOGIC ;
Q : OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ) ;
END ENTITY MOORE1 ;
ARCHITECTURE behav OF MOORE1 IS
TYPE ST_TYPE IS ( ST0,ST1,ST2,ST3,ST4 ) ;
SIGNAL C_ST ,N_ST : ST_TYPE ;
BEGIN
REG : PROCESS ( RST ,CLK )
BEGIN
IF RST=’1’ THEN C_ST<=ST0; Q<=”0000”;
ELSIF CLK ’EVENT AND CLK=’1’ THEN
C_ST<=N_ST ;
END IF ;
END PROCESS ;
COM : PROCESS (C_ST , DATAIN)
BEGIN
CASE C_ST IS
WHEN ST0 =>
IF DATAIN = “10” THEN N_ST <= ST1 ;
ELSE N_ST <= ST0 ;
END IF ;
Q <=”1001” ;
WHEN ST1 =>
IF DATAIN = “11” THEN N_ST <= ST2 ;
ELSE N_ST <= ST1 ;
END IF ;
Q <=”0101” ;
WHEN ST2 =>
IF DATAIN = “01” THEN N_ST <= ST3 ;
ELSE N_ST <= ST0 ;
END IF ;
Q <=” 1100” ;
WHEN ST3 =>
IF DATAIN = “00” THEN N_ST <= ST4 ;
ELSE N_ST <= ST2 ;
END IF ;
Q <=”0010” ;
WHEN ST4 =>
IF DATAIN = “11” THEN N_ST <= ST0 ;
ELSE N_ST <= ST3 ;
END IF ;
Q <=” 1001” ;
WHEN OTHERS => N_ST <= ST0 ;
END CASE ;
END PROCESS ;
END ARCHITECTURE behav ;
5-2 例5-5（单进程）：
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY MEALY1 IS
PORT ( CLK, DATAIN ,RESET : IN STD_LOGIC ;
Q : OUT STD_LOGIC_VECTOR ( 4 DOWNTO 0 ) ) ;
END ENTITY MEALY1 ;
ARCHITECTURE behav OF MEALY1 IS
TYPE states IS ( st0,st1,st2,st3,st4 ) ;
SIGNAL STX : states ;
BEGIN
PROCESS ( CLK, RESET )
BEGIN
IF RESET = ‘1’ THEN STX<= st0 ;
ELSIF CLK’ EVENT AND CLK = ‘1’ THEN
CASE STX IS
WHEN st0 =>
IF D ATAIN = ‘1’ THEN STX<= st1; Q<=”10000” ;
ELSE Q<=”01010” ;
END IF ;
WHEN st1 =>
IF DATAIN = ‘0’ THEN STX<= st2; Q<=”10111” ;
ELSE Q<=” 10100” ;
END IF ;
WHEN st2 =>
IF DATAIN = ‘1’ THEN STX<= st3; Q<=”10101” ;
ELSE Q<=” 10011” ;
END IF ;
WHEN st3 =>
IF DATAIN = ‘0’ THEN STX<= st4; Q<=”11011” ;
ELSE Q<=” 01001” ;
END IF ;
WHEN st4 =>
I F DATAIN = ‘1’ THEN STX<= st0; Q<=”11101” ;
ELSE Q<=” 01101” ;
END IF ;
WHEN OTHERS => STX<=st0; Q<=”00000” ;
END CASE ;
END PROCESS ;
END ARCHITECTURE behav ;
5-3 序列检测器：
要求2：
要求3：
5-4
5-5
第6章16位CISC CPU设计
习题
6-1
6-2
6-3
6-4
6-5
6-6
6-7
6-8
第7章VHDL语句
习题
7-1
7-2
7-3
7-4
7-5
7-6
7-7
7-8
第8章VHDL结构
习题
8-1
8-2
8-3
8-4
8-5 VHDL综合器支持的类型：STRING、BIT；
8-6 【例8-28】
LIBRARY IEEE ; --
USE IEEE.STD_LOGIC_1164.ALL ;
USE IEEE.STD_LOGIC_UNSIGNED.ALL ;
ENTITY decoder3t08 IS
port ( input: IN STD_LOGIC_VECTOR ( 2 DOWNTO 0 ) ;
output: OUT BIT_VECTOR ( 7 DOWNTO 0 ) ) ; END ENTITY decoder3t08 ;
ARCHITECTURE behave OF decoder3t08 IS
output <= “00000001” SLL CONV_INTEGER ( input ) ;
input output
000 00000001
001 00000010
010 ********
011 00001000
100 00010000
101 00100000
110 01000000
111 10000000
END behave ;
8-7 不能，因为求和操作符的操作数的数据类型必须是整数；解决方法：可以使用conv_integer(A)将A、B转换成整数，然后再
用conv_std_logic_vector(A)将C转换成std_logic_vector
类型。
8-8 数据对象3类：
1）变量（VARIABLE）
2）常量（CONSTANT）
3）信号（SIGNAL）
8-9
8-10 16#0FA# -- 起始为非英文字母；
符号“#”不能成为标识符的构成；
10#12F# -- 同上
8#789# -- 同上
8#356# -- 同上
2#0101010# -- 同上
74HC245 -- 起始为非英文字母；
\74HC574\ -- 符号“\”不能成为标识符的构成；
CLR/RESET -- 符号“\”不能成为标识符的构成；
\IN 4/SCLK\ -- 符号“\、/”和空格不能成为标识符的构成；
D100% -- 符号“%”不能成为标识符的构成；
8-11 BIT、INTEGER、BOOLEAN：STD库；
IEEE：STD_LOGIC_1164、NUMERIC_BIT、NUMERIC_STD、MATH_REAL、MATH_COMPLEX —>显式表达；
STD ：STANDARD、TEXTIO —>无须显式表达；
WORK ：无须显式表达，总是可见；
VITAL ：VITAL_TIMING、VITAL_PRIMITIVES —>
8-12
8-13
8-14
8-15
EDA技术与VHDL程序设计基础教程习题答案
EDA技术与VHDL程序设计基础教程习题答案 第1章EDA习题答案 1.8.1填空 1.EDA的英文全称是Electronic Design Automation 2.EDA技术经历了计算机辅助设计CAD阶段、计算机辅助工程设计CAE阶段、现代电子系统设计自动化EDA阶段三个发展阶段 3. EDA技术的应用可概括为PCB设计、ASIC设计、CPLD/FPGA设计三个方向 4.目前比较流行的主流厂家的EDA软件有Quartus II、ISE、ModelSim、ispLEVER 5.常用的设计输入方式有原理图输入、文本输入、状态机输入 6.常用的硬件描述语言有VHDL、V erilog 7.逻辑综合后生成的网表文件为EDIF 8.布局布线主要完成将综合器生成的网表文件转换成所需的下载文件 9.时序仿真较功能仿真多考虑了器件的物理模型参数 10.常用的第三方EDA工具软件有Synplify/Synplify Pro、Leonardo Spectrum 1.8.2选择 1.EDA技术发展历程的正确描述为（A） A CAD->CAE->EDA B EDA->CAD->CAE C EDA->CAE->CAD D CAE->CAD->EDA 2.Altera的第四代EDA集成开发环境为（C） A Modelsim B MUX+Plus II C Quartus II D ISE 3.下列EDA工具中，支持状态图输入方式的是（B） A Quartus II B ISE C ispDesignEXPERT
D Syplify Pro 4.下列几种仿真中考虑了物理模型参数的仿真是（A） A时序仿真 B 功能仿真 C 行为仿真 D 逻辑仿真 5.下列描述EDA工程设计流程正确的是（C） A输入->综合->布线->下载->仿真 B布线->仿真->下载->输入->综合 C输入->综合->布线->仿真->下载 D输入->仿真->综合->布线->下载 6.下列编程语言中不属于硬件描述语言的是（D） A VHDL B V erilog C ABEL D PHP 1.8.3问答 1.结合本章学习的知识，简述什么是EDA技术？谈谈自己对EDA技术的认识？ 答：EDA（Electronic Design Automation）工程是现代电子信息工程领域中一门发展迅速的新技术。 2.简要介绍EDA技术的发展历程？ 答：现代EDA技术是20世纪90年代初从计算机辅助设计、辅助制造和辅助测试等工程概念发展而来的。它的成熟主要经历了计算机辅助设计（CAD，Computer Aided Design）、计算机辅助工程设计（CAED，Computer Aided Engineering Design）和电子设计自动化（EDA，Electronic System Design Automation）三个阶段。 3.什么是SOC？什么是SOPC？ 答：SOC （System on Chip，片上系统） SOPC（System on a Programmable Chip，片上可编程系统) 4.对目标器件为CPLD/FPGA的VHDL设计，主要有几个步骤？每步的作用和结果分别是什
EDA技术实用教程-VHDL版课后答案
第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 第二章 2-1 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。P18~19 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。 P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输
《测试技术》(第二版)课后习题答案-_
《测试技术》(第二版)课后 习题答案-_ -标准化文件发布号：（9456-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII
解： （1） 瞬变信号－指数衰减振荡信号，其频谱具有连续性和衰减性。 （2） 准周期信号，因为各简谐成分的频率比为无理数，其频谱仍具有离 散性。 （3） 周期信号，因为各简谐成分的频率比为有理数，其频谱具有离散 性、谐波性和收敛性。 解：x(t)=sin2t f 0π的有效值（均方根值）： 2 /1)4sin 41(21)4sin 41(21)4cos 1(212sin 1)(1000 00 00 00 000 020 2 000=-= - = -== =? ? ? T f f T T t f f T T dt t f T dt t f T dt t x T x T T T T rms ππππππ 解：周期三角波的时域数学描述如下：
（1）傅里叶级数的三角函数展开： ，式中由于x(t)是偶函数，t n 0sin ω是奇函数，则t n t x 0sin )(ω也是奇函数，而奇函数在上下限对称区间上的积分等于0。故 =n b 0。 因此，其三角函数展开式如下： 其频谱如下图所示： ? ????????+≤ ≤-≤≤- +=) (2 02022)(0000 0nT t x T t t T A A t T t T A A t x 2 1)21(2)(12/0002/2/00000= -==??-T T T dt t T T dt t x T a ??-==-2/000 02 /2/00 000cos )21(4cos )(2T T T n dt t n t T T dt t n t x T a ωω?????==== ,6,4,20 ,5,3,14 2sin 422222n n n n n π ππ?-=2 /2 /00 00sin )(2T T n dt t n t x T b ω∑∞ =+=102 2 cos 1 4 21)(n t n n t x ωπ ∑∞ =++=102 2)2sin(1 421n t n n πωπ (n =1, 3, 5, …）
EDA技术与VHDL语言课程设计
EDA技术与VHDL语言课程设计 课程设计 EDA技术与VHDL语言 课程设计报告 班级: 电信11-2班 姓名: 董元伟 学号: 1106110205 指导教师: 李铁 成绩: 电子与信息工程学院 信息与通信工程系 - 2 - 课程设计;数字密码锁 目录 摘 要 ..................................................................... .......................................... - 3 - 一、设计目 的 ..................................................................... ............................ - 4 - 二、设计内容和要 求 ..................................................................... .................. - 4 - 1、用户开 锁 ..................................................................... ......................... - 5 -
2、管理员解除警 报 ..................................................................... .............. - 5 - 3、管理员修改密 码 ..................................................................... .............. - 5 - 4、定时返 回 ..................................................................... ......................... - 6 - 三、设计思路和系统结构...................................................................... ............ - 6 - 1、设计模 块 ..................................................................... ......................... - 6 - 2、系统结构和数字密码锁原理 图 .............................................................. - 7 - 3、设计思 路 ..................................................................... ......................... - 8 - 四、实验设计程序 如 ..................................................................... ................... - 9 - 五、创建测试平台仿真结 果 ..................................................................... ....... - 21 - 参考文
(完整版)测试技术课后题答案
1-3 求指数函数()(0,0)at x t Ae a t -=>≥的频谱。 (2)220 2 2 (2) ()()(2) 2(2)a j f t j f t at j f t e A A a j f X f x t e dt Ae e dt A a j f a j f a f -+∞ ∞ ---∞-∞-==== =-+++??πππππππ ()X f = Im ()2()arctan arctan Re ()X f f f X f a ==-π? 1-5 求被截断的余弦函数0cos ωt (见图1-26)的傅里叶变换。 0cos ()0 ωt t T x t t T ?≥的频谱密度函数为 1122 1()()j t at j t a j X f x t e dt e e dt a j a ∞ ∞ ----∞ -= == =++? ?ωωω ωω 根据频移特性和叠加性得： []001010222200222 000222222220000()()11()()()22()()[()]2[()][()][()][()] a j a j X X X j j a a a a j a a a a ??---+= --+=-??+-++?? --= -+-+++-++ωωωωωωωωωωωωωωωωωω ωωωωωωωω
EDA技术与VHDL语言设计
《EDA技术与VHDL语言设计》 课程设计 题目：交通灯控制器 姓名： ***** 院系：电子信息工程系 专业：电子信息工程 班级：电信112班 学号： ****** 指导教师： ****** 2013年6 月
交通灯控制器 *** （电子信息工程学系指导教师：**） 摘要：传统的交通灯控制器多数由单片机实现，本文介绍基于EDA技术设计交通灯控制器的 一种方案。EDA技术的一个重要特征是使用硬件描述语言来完成系统的设计文件，这在电子 设计领域已得到设计者的广泛采用。给出了交通灯控制器的源程序和仿真结果，仿真结果表明 该设计方案可行。 关键词：交通灯控制器；仿真；设计 1.设计原理 1.1设计要求 设计一个十字路口交通控制器，器示意图如图1.1所示，A方向和B方向歌设红（R）、黄（Y）、 绿（G）、和左拐（L）四盏灯，四种灯按合理的顺序亮灭，并能将灯亮的时间以倒计时的形式显示出来。A方向红、绿、黄、左拐灯亮的时间分别为65s、40s、5s、和15s，B方向红、绿、黄、左拐灯亮的时 间分别为55s、30s、5s、和15s。 1.2功能要求 两个方向各种灯亮的时间能够进行设置和修改，此外假设A方向是主干路，车流大，因此在 表1.2 交通灯控制器的状态 1.3设计思路和原理 根据交通灯控制器要求实现的功能，考虑用两个并行执行的always模块来分别控制A和B两个方向的四盏灯，这两个always模块使用同一个时钟信号，以进行同步。也就是说，两个always模块的敏感信号是同一个，每个模块控制一个方向的四种灯按如下顺序点亮，并往复循环：绿灯→黄灯→左拐灯→黄灯→红灯。 每种灯亮的时间采用一个减法计数器进行计数，计数器用同步预置法设计，这样只需改变计数器的
EDA技术与VHDL基础课后习题答案(供参考)
《EDA技术与VHDL基础》 课后习题答案 第一章EDA技术概述 一、填空题 1、电子设计自动化 2、非常高速集成芯片硬件描述语言 3、CAD、CAE、EDA 4、原理图输入、状态图输入、文本输入 5、VHDL、Verilog HDL 6、硬件特性 二、选择题 1、A 2、C 3、A 4、D 5、C 6、D 7、A 第二章可编程逻辑器件基础 一、填空题 1、PLD 2、Altera公司、Xilinx公司、Lattice公司 3、基于反熔丝编程的FPGA 4、配置芯片 二、选择题 1、D 2、C 3、C 4、D 第三章VHDL程序初步——程序结构 一、填空题 1、结构、行为、功能、接口 2、库和程序包、实体、结构体、配置 3、实体名、类型表、端口表、实体说明部分
4、结构体说明语句、功能语句 5、端口的大小、实体中子元件的数目、实体的定时特性 6、设计库 7、元件、函数 8、进程PROCESS、过程PROCEDURE 9、顺序语句、并行语句 二、选择题 1、D 2、C 3、C 4、B 5、D 6、B 7、A 8、C 三、简答题 2、 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nand_3in IS PORT(a,b,c:IN STD_LOGIC; y:OUT STD_LOGIC); END; ARCHITECTURE bhv OF nand_3in IS BEGIN y<=NOT(a AND b AND c); END bhv; 5、0000 6、（247） 第四章VHDL基础 一、填空题 1、顺序语句、并行语句 2、跳出本次循环 3、等待、信号发生变化时 4、函数、过程 5、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性 6、程序调试、时序仿真 7、子程序、子程序 二、选择题
机械工程测试技术课后习题答案
机械工程测试技术课后 习题答案 集团标准化小组：[VVOPPT-JOPP28-JPPTL98-LOPPNN]
第三章：常用传感器技术 3-1 传感器主要包括哪几部分？试举例说明。 传感器一般由敏感元件、转换元件、基本转换电路三部分组成。 如图所示的气体压力传感器。其内部的膜盒就是敏感元件，它的外部与大气压力相通，内部感受被测压力p ，当p 发生变化时，引起膜盒上半部分移动，可变线圈是传感器的转换元件，它把输入的位移量转换成电感的变化。基本电路则是完成上述电感变化量接入基本转换电路，便可转换成电量输出。 3-2 请举例说明结构型传感器与物性型传感器的区别。 答：结构型传感器主要是通过传感器结构参量的变化实现信号变换的。例如，电容式传感器依靠极板间距离变化引起电容量的变化；电感式传感器依靠衔铁位移引起自感或互感的变化。 物性型传感器则是利用敏感元件材料本身物理性质的变化来实现信号变换。例如，水银温度计是利用水银的热胀冷缩性质；压电式传感器是利用石英晶体的压电效应等。 3-3 金属电阻应变片与半导体应变片在工作原理上有何区别？ 答： （1）金属电阻应变片是基于金属导体的“电阻应变效应”， 即电阻材料在外力作用下发生机械变形时，其电阻值发生变化的现象，其电阻的相对变化为()12dR R με=+； （2）半导体应变片是基于半导体材料的“压阻效应”，即电阻材料受到载荷作用而产生应力时，其电阻率发生变化的现象，其电阻的相对变化为dR d E R ρλερ == 。 3-4 有一电阻应变片（见图3-105），其灵敏度S 0=2，R =120Ω，设工作时其 应变为1000με，问ΔR =？设将此应变片接成图中所示的电路，试求：1）无应变时电流指示值；2）有应变时电流指示值；3）试分析这个变量能否从表中读出？ 解：根据应变效应表达式R /R =S g 得 R =S g R =2100010-6120=0.24 1）I 1=1.5/R =1.5/120=0.0125A=12.5mA 2）I 2=1.5/(R +R )=1.5/(120+0.24)0.012475A=12.475mA 图3-105 题3-4图
EDA技术与VHDL(第2版)习题解答
第3章 VHDL 基础 3-1 如图所示 input output enable buf3s mux21 in0in1output sel 3-2 程序： IF_THEN 语句 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21 S PORT ( s1,s0 : IN STD_LOGIC_VECTOR ; a,b,c,d : IN STD_LOGIC ; y : OUT STD_LOGIC ) ; END ENTITY mux21 ; ARCHITECTURE one OF mux21 IS BEGIN PROCESS ( s0,s1,a,b,c,d ) BEGIN IF s1=?0? AND s0=?0? THEN y<=a ; ELSIF s1=?0? AND s0=?1? THEN y<=b ; ELSIF s1=?1? AND s0=?0? THEN y<=c ; ELSIF s1=?1? AND s0=?1? THEN y<=d ; ELSE y<=NULL ; END IF ; END PROCESS ; END ARCHITECTURE one ; CASE 语句 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21 IS
PORT ( s1,s0 : IN STD_LOGIC_VECTOR ; a,b,c,d : IN STD_LOGIC ; y : OUT STD_LOGIC ) ; END ENTITY mux21 ; ARCHITECTURE two OF mux21 IS SIGNAL s : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ; BEGIN s<=s1 & s0 ; PROCESS ( s ) BEGIN CASE s IS WHEN “00” => y<=a ; WHEN “01” => y<=b ; WHEN “10” => y<=c ; WHEN “11” => y<=d ; WHEN OTHERS => NULL ; END CASE ; END PROCESS ; END ARCHITECTURE two ; 3-3 程序： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY MUXK IS PORT ( s0,s1 : IN STD_LOGIC ; a1,a2,a3 : IN STD_LOGIC ; outy : OUT STD_LOGIC ) ; END ENTITY MUXK ; ARCHITECTURE double OF MUXK IS SIGNAL tmp : STD_LOGIC ; --内部连接线 SIGNAL u1_s, u1_a, u1_b, u1_y : STD_LOGIC ; SIGNAL u2_s, u2_a, u2_b, u2_y : STD_LOGIC ; BEGIN p_MUX21A_u1 : PROCESS ( u1_s, u1_a, u1_b, u1_y ) BEGIN
测试技术部分课后习题参考答案
第1章测试技术基础知识 1.4常用的测呈结果的表达方式有哪3种？对某量进行了8次测量，测得值分别为：8 2.40、 82.43、82.50、82.48、82.45、82.38、82.42、82.46 0试用3 种表达方式表示其测量结果。 解：常用的测量结果的表达方式有基于极限误差的表达方式、基于/分布的表达方式和基于不确怎度的表达方式等3种 1）基于极限误差的表达方式可以表示为 均值为 因为最大测量值为82.50,最小测量值为82.38,所以本次测量的最大误差为0.06.极限误差戈m取为最大误差的两倍，所以 忑=82.44 ±2x 0.06 = 82.44 ±0.12 2）基于/分布的表达方式可以表示为 一A = X ± S = 0.014 自由度“8-1 = 7,置信概率0 = 0.95,查表得f 分布值0 = 2.365,所以 x （） = 82.44 ± 2.365 x 0.014 = 82.44 ± 0.033 3）基于不确定度的表达方式可以表示为 所以 X O =82.44±O.O14 解題思路：1）给岀公式；2）分别讣算公式里而的各分项的值；3）将值代入公式，算岀结 果。 第2章信号的描述与分析 2.2 一个周期信号的傅立叶级数展开为 含有正弦项的形式。 解^基波分量为 2JT T I 120JT . n ——cos —r + sin —r 10 4 30 4 所以：1)基频 co {} = - (rad / s) 4 2）信号的周期7 = —= 8（5） 5 — A — =X±(7x = X± 求: 曲)=4 + ￡( /I-1 2 K /? rm os —1 + 10 4 120”兀.fin ---- sin ——/) 30 4 （/的单位是秒） 1） ^（）： 2）信号的周期：3）信号的均值; 4）将傅立叶级数表示成只 y(r)h ?]= 2.8.1填空 1.可编程逻辑器件的英文全称是Programmable Logic Device 2.可编程逻辑器件技术经历了PROM 、PLA、PAL 三个发展阶段 3. CPLD的基本结构包括可编程逻辑阵列块、输入/输出块、互联资源三个部分 4.目前市场份额较大的生产可编程逻辑器件的公司有Altera 、Xillinx 、Lattice 5.根据器件应用技术FPGA可分为基于SRAM编程的FPGA、基于反熔丝编程的FPGA 6. 快速通道/互联通道包括行互连、列互联、逻辑阵列块、逻辑单元 7.常用的的FPGA配置方式为主动串行、主动并行、菊花链 8.实际项目中，实现FPGA的配置常常需要附加一片EPROM 9.球状封装的英文缩写为BGA 10.CPLD/FPGA选型时主要考虑的因素有器件逻辑资源、芯片速度、功耗、封装2.8.2选择 1. 在下列可编程逻辑器件中，不属于高密度可编程逻辑器件的是（D） A EPLD B CPLD C FPGA D PAL 2. 在下列可编程逻辑器件中，属于易失性器件的是（D） A EPLD B CPLD C FPGA D PAL 3.下列逻辑部件中不属于Altera公司CPLD的是（A） A通用逻辑块（GLB） B可编程连线阵列（PIA） C输入输出控制（I/O） D逻辑阵列块（LAB） 4.下列逻辑部件中不属于Lattice公司CPLD的是（D） A通用逻辑块（GLB） B全局布线区（GRP） C输出布线区（ORP） D逻辑阵列块（LAB） 5.下列FPGA中不属于Xilinx公司产品的是（D） A XC4000 B Virtex 1.1简述测量仪器的组成与各组成部分的作用 答：感受件、中间件和效用件。感受件直接与被测对象发生联系，感知被测参数的变化，同时对外界发出相应的信号；中间件将传感器的输出信号经处理后传给效用件，放大、变换、运算；效用件的功能是将被测信号显示出来。 1.2测量仪器的主要性能指标及各项指标的含义是什么 答：精确度、恒定度、灵敏度、灵敏度阻滞、指示滞后时间等。精确度表示测量结果与真值一致的程度；恒定度为仪器多次重复测量时，指示值的稳定程度；灵敏度以仪器指针的线位移或角位移与引起这些位移的被测量的变化值之间的比例表示；灵敏度阻滞又称感量，是足以引起仪器指针从静止到做微小移动的被测量的变化值；指示滞后时间为从被测参数发生改变到仪器指示出该变化值所需时间，或称时滞。 2.3试述常用的一、二阶测量仪器的传递函数及它的实例 答：一阶测量仪器如热电偶；二阶测量仪器如测振仪。 2.4试述测量系统的动态响应的含义、研究方法及评价指标。 答：测量系统的动态响应是用来评价系统正确传递和显示输入信号的指标。研究方法是对系统输入简单的瞬变信号研究动态特性或输入不同频率的正弦信号研究频率响应。评价指标为时间常数τ（一阶）、稳定时间t s和最大过冲量A d（二阶）等。 2.6试说明二阶测量系统通常取阻尼比ξ=0.6~0.8范围的原因 答：二阶测量系统在ξ=0.6~0.8时可使系统具有较好的稳定性，而且此时提高系统的固有频率ωn会使响应速率变得更快。 3.1测量误差有哪几类？各类误差的主要特点是什么？ 答：系统误差、随机误差和过失误差。系统误差是规律性的，影响程度由确定的因素引起的，在测量结果中可以被修正；随机误差是由许多未知的或微小因素综合影响的结果，出现与否和影响程度难以确定，无法在测量中加以控制和排除，但随着测量次数的增加，其算术平均值逐渐接近零；过失误差是一种显然与事实不符的误差。 3.2试述系统误差产生的原因及消除方法 答：仪器误差，安装误差，环境误差，方法误差，操作误差(人为误差)，动态误差。消除方法：交换抵消法，替代消除法，预检法等。 3.3随机误差正态分布曲线有何特点? 答：单峰性、对称性、有限性、抵偿性。 4.1什么是电阻式传感器？它主要分成哪几种？ 答：电阻式传感器将物理量的变化转换为敏感元件电阻值的变化，再经相应电路处理之后转换为电信号输出。分为金属应变式、半导体压阻式、电位计式、气敏式、湿敏式。 4.2用应变片进行测量时为什么要进行温度补偿？常用的温度补偿方法有哪几种？ 答：在实际使用中，除了应变会导致应变片电阻变化之外，温度变化也会使应变片电阻发生误差，故需要采取温度补偿措施消除由于温度变化引起的误差。常用的温度补偿方法有桥路补偿和应变片自补偿两种。 4.4什么是电感式传感器？简述电感式传感器的工作原理 答：电感式传感器建立在电磁感应的基础上，是利用线圈自感或互感的变化，把被测物理量转换为线圈电感量变化的传感器。 4.5什么是电容式传感器？它的变换原理如何 答：电容式传感器是把物理量转换为电容量变化的传感器，对于电容器，改变ε ，ｄ和Ａ都会 ｒ 影响到电容量Ｃ，电容式传感器根据这一定律变换信号。 4.8说明磁电传感器的基本工作原理，它有哪几种结构形式？在使用中各用于测量什么物理量？ 《VHDL语言与EDA技术》课程试卷（1）答案 一、分析下列代码。 1、试分析，该代码描述的是什么功能电路？ 答：模8计数器 2、 试分析，该代码描述的是什么功能电路？ 答：四位二进制码输入，LED七段码显示电路 若不写第24行代码，是否可以？说明理由。 答：不可以，否则输入0000-1001以外的数据时就无法继续执行代码。 3、试分析，在该代码中，第8行“f<=temp1 XOR temp2;”写在第九行“temp1<=a AND b; ”和第十行“temp2<=c OR d;”前面，这种书写顺序对功能的实现有没有影响？ 答：没有 该代码中有一个错误，在第4行，此行语句应改为END exam; 4、 试分析，该代码描述的是什么功能电路？ 答：通用译码器 第4句中的端口ena 是使能信号输入端，在此代码描述的电路中，ena为0还是为1时电路能有效完成期望功能？ 答：1 此代码描述中，第11句和第12句中，x'high 代表的值是多少？ 答：7 二、填空，补全下列代码。 1、output: OUT std_logic_vector( 7 downto 0) ); (OTHERS=>' Z'); 2、 q:OUT STD_LOGIC_VECTOR (1 DOWNTO 0)); SIGNAL q_tmp: STD_LOGIC_VECTOR(1 DOWNTO 0); process( clk) IF(clk'event and clk=' 1 ')then q_tmp <= ( others =>'0'); end if; end process ; end rtl; 三、设计程序，完成下列功能 1、 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY fulladder IS PORT (a, b, cin: IN BIT; s, cout: OUT BIT); END fulladder; ARCHITECTURE rtl OF fulladder IS BEGIN s<=a XOR b XOR cin; cout<=(a AND B) OR (a AND cin) OR (b AND cin); END rtl; 2、 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY dff1 IS PORT(d, clk, rst: IN STD_LOGIC; q: OUT STD_LOGIC); END dff1; ARCHITECTURE behavior OF dff1 IS BEGIN PROCESS (rst, clk) BEGIN IF (rst='1') THEN q<='0'; ELSIF ( clk'EVENT AND clk='1' ) THEN q<=d; END IF; END PROCESS; END behavior; 四、简答题 1、 进程（process）内部的语句是一种顺序描述语句，其内部经常包括if,wait,case或loop语句。 特点： 1、进程与进程，或其它并发语句之间的并发性； 2、进程内部的顺序性； 3、要么使用敏感信号列表（sensitivity list），要么使用wait语句，二者不可同时使用。 4、进程必须包含在主代码段中，当敏感信号列表中的某个信号发生变化，或者wait语句的条件满足时，process内部的代码就顺序执行一次； 测试技术复习题 一、填空题: 1.一阶系统的时间常数为T，被测信号的频率为1/T，则信号经过测试系统后，输出 信号与输入信号的相位差为（-45 度）. 2.一阶系统的动特性参数是（），为使动态响应快，该参数（越小越好）。 3.周期信号的频谱是离散的，同时周期信号具有（谐波性）和（收敛性）特性。 4.周期信号的频谱具有（离散）特点，瞬变非周期信号的频谱具有（对称）特点。 5.模似信号是指时间和幅值都具有（连续）特性的信号。 6.信号在时域被压缩，则该信号在频域中的（低频）成分将增加。 7.X(F)为x(t)的频谱，W(F)为矩形窗函数w(t)的频谱，二者时域相乘，则频域可表示 为（X(F)* W(F)），该乘积后的信号的频谱为（连续）频谱。 8.根据采样定理，被测信号的频率f1与测试系统的固有频率f2关系是（f2>2f1）。 9.正弦信号的自相关函数是一个同频的（余弦）函数。 10.对二阶系统输入周期信号x(t) =a cos(wt+q)，则对应的输出信号的频率（不变），输 出信号的幅值（震荡或衰减），输出信号的相位（延迟）。 11.时域是实偶函数的信号，其对应的频域函数是（实偶）函数。 12.频域是虚奇函数的信号，其对应的时域函数是（实奇）函数。 13.引用相对误差为0.5%的仪表，其精度等级为（0.5 ）级。 14.某位移传感器测量的最小位移为0.01mm，最大位移为1mm，其动态线性范围（或 测量范围）是（40 ）dB。 15.测试装置输出波形无失真但有时间延迟t的有失真测试条件是：装置的幅频特性为 （常数），相频特性为（与为线性关系）；输出波形既不失真又无延迟的条件是：幅频特性为（常数），相频特性为（）。 16.系统实现动态测试不失真的频率响应特性满足权函数，幅值或时延。 17.若采样频率过低，不满足采样定理，则采样离散信号的频谱会发生（混叠）现 象。对连续时域信号作加窗截断处理，必然会引起频谱的（泄露）现象。 18.若信号满足y(t)=kx(t)关系，其中k常数，则其互相关系数p xy()=（1 ）. 19.频率不同的两个正弦信号，其互相关函数Rxy()=（ 0）. 20.同频的正弦函数和余弦函数，其互相关函数Rxy()=（1）. 21.周期信号的频谱是离散频谱，各频率成分是基频的整数倍。 22.双边谱的幅值为单边谱幅值的1/2 。 23.自相关函数是偶（奇或偶）函数，其最大值发生在τ= 0 时刻，当 时延趋于无穷大时，周期信号的自相关函数仍然是同频率的周期信号。 24.概率密度函数是在幅值域上对信号的描述，相关函数是在时延域 上对信号的描述。 25.自相关函数的傅立叶变换是自功率谱密度函数。 1.EDA即Electronic Design Automation（电子设计自动化），就是以计算机为工作平台，以EDA 软件工具为开发环境，以硬件描述语言（HDL）为设计语言，以可编程逻辑器件为实验载体，以ASIC（Application Specific Integrated Circuit）、SOC（System On a Chip）芯片为目标器件，以电子系统设计为应用方向的电子产品自动化设计过程。 2.EDA最后实现的目标：全定制或半定制ASIC设计，FPGA/CPLD开发应用。 3.作为EDA技术最终实现目标的ASIC，通过三种途径来完成：（1）超大规模可编程逻辑器件：实现这一途径的主流器件是FPGA/CPLD。直接面向用户，具有极大的灵活性和通用性，使用方便，开发效率高，成本低，技术维护简单，工作可靠性好。（2）半定制或全定制ASIC：根据实现工艺，可统称为掩膜ASIC，可编程的ASIC具有灵活多样的编程功能。掩膜ASIC分为：门阵列、标准单元、全定制三类。（3）混合ASIC：具有面向用户的编程功能和逻辑资源，同时也含有可方便调用和配置的硬件标准单元模块。 4.EDA设计分五级进行分层次设计：（1）系统级即行为级；（2）RTL级；（3）门级：即逻辑设计，以电路或触发器作基本部件，表达各种逻辑关系；（4）电路级：可看作分离的元件为基本元件，具体表达电路在时域的伏安特性或频域的响应等性能；（5）器件级：即板图级。 5.面向FPGA的开发流程：设计输入（图形输入、文本输入）、综合、布线布局（适配）、仿真（时序仿真、功能仿真）、下载和硬件测试。 6.综合的概念：电子设计中，将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程称为综合。事实上，设计过程中的每一步都可称为一个综合环节。 7.综合的分类：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。8.在EDA技术中，自顶向下的设计方法的重要意义是什么? 在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 9.综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 8.适配器：也称结构适配器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。 9.时序仿真：是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。 10.功能仿真：是直接对VHDL、原理图或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。11.时序仿真与功能仿真的区别：时序仿真的仿真文件必须来自针对具体器件的适配器。综合后所得的EDIF等网表文件通常作为FPGA适配器的输入文件，产生的仿真网表文件中包含了精确的硬件延迟信息。功能仿真的过程不涉及任何具体器件的硬件特性。不经历适配阶段，在设计项目编辑编译（或综合）后即可进入门级仿真器进行模拟测试。直接进行功能仿真的好处是设计耗时短，对硬件库、综合器等没有任何要求。 12.IP定义为用于ASIC或FPGA/CPLD中预先设计好的电路功能模块。 13.IP分为软IP（用VHDL等硬件面熟语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能）、固IP（完成了综合的功能块）和硬IP（提供设计的最终阶段产品-掩膜）。 14.基于VHDL的自顶向下设计方法（1）设计说明书（2）建立VHDL行为模型（3）VHDL行为仿真（4）VHDL-RTL级建模（5）前端功能仿真（6）逻辑综合（7）测试向量生成（8）功 EDA技术与VHDL 第1章概述 第2章PLD硬件特性与编程技术 第3章VHDL基础 1. 实体的概念？程序<-->元件图 2. 结构体的概念？程序<-->逻辑电路 3. P42页图3-2对应的逻辑表达式是什么？为什么能够实现2选1多路选择器？ 4. 2选1多路选择器的3种实现方法？ 真值表<-->逻辑表达式<-->逻辑电路图<-->程序？ 5. P44页图3-3/mux21a功能时序波形的理解？ 6. 标识符能用关键词起名，也能用EDA工具库中预定义的元件名起名？ 7．综合的作用或意义？ 8. 可综合的端口模式分别是？数据的流动方向和方式？ 9. INOUT、BUFFER的区别？ 10．什么是RTL? 11．什么是VHDL的RTL描述？ 12．在VHDL中，所有合法的顺序描述语句都必须放在进程语句中？13．通常要求将进程中所有的输入信号都放在敏感信号表中？14．试叙述进程的?启动-运行?过程？ 15．在一个结构体中只能包含一个进程语句结构？ 16．所有进程语句都是并行语句？ 17．任一进程PROCESS内部语句结构属于顺序语句？ 18．VHDL代码文件的后缀扩展名是？ 19．建议程序文件名与该程序的实体名一致？ 20．文件名区分大小写吗？ 21．P48页例3-6，D触发器工作原理？ 22．STD_LOGIC数据类型定义的数据有几个？分别是什么？什么含义？综合器支持哪几个数据？ 23．关键词?EVENT?的作用？ 24．假设clock的数据类型是BIT，试解释为什么?clock’ EVENT AND clock=’1’”表达式是用来对clock的上升沿进行检测？25．结合P48例3-6说明，为什么不完整条件语句是构建时序电路的关键？ 26．检测时钟信号上升沿的不同表述方法？(4) &27．半加器：真值表<-->逻辑表达式<-->逻辑电路图<-->程序？28．全加器电路图？ 29．双横线?--?？ 30．元件例化语句的表达式？例化名和元件名如何理解？PORT MAP （）端口映射语句中的?端口名=>连接端口名?，端口名和连接端口名的区分？ 31．试用两种方法设计4位二进制加法计数器？（1：BUFFER；2：EDA技术与VHDL程序开发基础教程 教学资料第二章
测试技术课后题部分答案
《VHDL语言与EDA技术》课程试卷答案
测试技术习题答案版
EDA技术与VHDL语言重点复习必备
EDA技术与VHDL(复习提纲)