8421BCD—余3码转换

VHDL程序并行语句的应用

一、实训目的

1.巩固编译、仿真VHDL文件的方法。

2.掌握VHDL程序并行语句的应用。

二、实训器材

计算机与Quartus Ⅱ工具软件。

三、实训指导

（一）实训原理

8421BCD-余3码转换电路的真值表如表3-1所示。

表3-1 8421BCD-余3码转换电路的真值表

输入输出

a3 a2 a1 a0 y3 y2 y1 y0

0 0 0 0 0 0 1 1

0 0 0 1 0 1 0 0

0 0 1 0 0 1 0 1

0 0 1 1 0 1 1 0

0 1 0 0 0 1 1 1

0 1 0 1 1 0 0 0

0 1 1 0 1 0 0 1

0 1 1 1 1 0 1 0

1 0 0 0 1 0 1 1

1 0 0 1 1 1 0 0

（二）实训步骤

1.设计输入VHDL文件

（1）建立工程项目。

（2）建立VHDL文件。

（3）用条件信号赋语句或选择信号赋值语句等并行语句设计VHDL文件。VHDL代码如下：

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

ENTITY ysmzh IS

PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END ysmzh;

ARCHITECTURE a OF ysmzh IS

BEGIN

PROCESS(a)

BEGIN

CASE a IS

WHEN "0000"=>y<="0011";

WHEN "0001"=>y<="0100";

WHEN "0010"=>y<="0101";

WHEN "0011"=>y<="0110";

WHEN "0100"=>y<="0111";

WHEN "0101"=>y<="1000";

WHEN "0110"=>y<="1001";

WHEN "0111"=>y<="1010";

WHEN "1000"=>y<="1011";

WHEN "1001"=>y<="1100";

WHEN OTHERS=>NULL;

END CASE;

END PROCESS;

END a;

2.编译仿真VHDL文件

（1）编译VHDL文件。

如果有错误，检查并纠正错误，直至最后通过。（2）仿真VHDL文件。

认真核对输入/输出波形，检查设计的功能是否正确。

8421BCD-余3码转换的仿真波形图如图3-1所示。

图3-1 8421BCD-余3码转换仿真波形图

四、实训总结

通过本次试验我掌握了VHDL文件的编译与仿真，同时巩固了VHDL程序并行语句的应用。