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燕山大学EDA课程设计数字钟

一、设计题目要求

题目：数字钟；

要求：

1．输入10HZ的时钟；（提示：对已有kHz频率时钟进行分频）

2．能显示时、分、秒，24小时制；

3．时和分有校正功能；

注意：硬件资源的节约，否则器件内资源会枯竭

二、设计过程

（一）设计方案

数字钟由以下几部分构成：1、分频器2、可调24小时计时器3、扫描电路。分频器对已有的kHz频率时钟进行分频得到10Hz的时钟；可调24小时计时器具有计时及时和分的校正功能；扫描电路用来实现数字显示功能。

1.分频器的实现：

用三个74160连接成146进制计数器，把1465HZ的时钟信号变成10HZ的时钟信号，电路图如下：

图分频器逻辑图

图分频器仿真图

2.24小时计时功能的实现：

用两个74160采用整体置数法分别构成六十进制计数器（如图一）和24进制计数器（如图二），用两个六十进制一个二十四进制计数器分别完成秒，分，小时的计时功能。然后将三者与D触发器以及或门按图三连接，实现24小时计时（具有时和分的校正功能）。

（1）六十进制计数器模块：

图一六十进制计数器逻辑图

图六十进制计数器仿真图

（2）二十四进制计数器模块：

图二二十四进制计数器逻辑图

图二十四进制计数器仿真图

(3)二十四小时计时器（具有时和分的校正功能）

图三二十四小时计时器（具有时和分的校正功能）逻辑图

图二十四小时计时器仿真图

3.扫描电路,即二十四小时显示功能的实现

扫描电路由74161构成的六进制计数器如图四，四个八选一数据选择器74151和7449七段译码器构成，扫描电路图如图五所示

(1)六进制计数器模块：

图四六进制计数器逻辑图

图六进制计数器仿真图

(2)扫描电路模块

图五扫描电路

图扫描电路仿真图4.数字钟的实现：

十进制计数器：

图十进制计数器

图十进制计数器仿真图

分频器输出端接十进制计数器为计时器提供周期为1s的时钟脉冲。

按下图连接得到数字钟总电路。

图数字钟电路总图

图数字钟仿真图

（二）硬件实验情况

对各个部分进行编译，仿真后，总电路下载到实验箱，并进行相应的外部电路连线，对设计的电路进行硬件的仿真，对电路进行验证：实验的显示和走时都符合电路的设计要求；时和分的校正也能实现。硬件运行正常。

（三）改进方法

在设计分频电路时，出现毛刺的问题，在经过自己的不断努力后，用D触发器解决了此问题。计时器到刚到59秒，分就发生跳变，同样刚到59分，时就发生跳变，经过努力，用D触发器解决了此问题。

三、收获与体会

两周的课程设计，我学到了许多关于EDA的知识，认识到了EDA的强大功能，掌握了MAX+Plus的初步使用，使我深刻地认识到仅仅学习课本上的知识是远远不够的，必须要多多动脑，多多实践，才能真正理解并掌握所学的知识，达到学以致用的目的。同时我也深深地感受到严谨的态度对于科学研究的重要性。由于在设计的过程中，一点点的马虎都可能造成结果的错误，所以每一个细节都要认真思考，认真操作，不能有丝百分的大意。

经过这次的设计，我从枯燥的理论学习中，重新找到了学习的乐趣，经过这次设计，我更好的巩固了数字电路的知识。在这次设计中出现的问题和解决的经过，都让我受益非浅，为今后的生活、学习以及工作都提供了一定的经验和帮助。

最后，感谢学校提供这次实验机会，感谢老师给予的诸多帮助。

eda课程设计报告多功能数字钟设计大学论文

湖北大学物电学院EDA课程设计报告（论文）题目：多功能数字钟设计专业班级: 14微电子科学与工程姓名：黄山时间：2016年12月20日指导教师：万美琳卢仕完成日期：2015年12月20日

多功能数字钟设计任务书 1．设计目的与要求了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩在规定时间内，完成叙述并回答问题。

目录（四号仿宋_GB2312加粗居中）（空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)

多功能电子表摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;

燕山大学软件工程课程设计

燕山大学课程设计报告自习室座位管理系统学院信息科学与工程学院年级专业09级计算机科学2班学生姓名XXX 090104010XXX XXX 090104010XXX XXX 090104010XXX 指导教师XXX 提交日期2012-6-14

摘要本次课程设计在Windows 7平台上，以VS2010作为界面开发工具，分析设计了“图书馆自习室座位管理系统”。学生可以通过终端进行座位申请、座位退还、座位保留操作；管理员可以通过账户登录获取管理权限，对数据库进行更新和修改。本报告中首先说明了该系统的特点与业务需求，构造了系统的数据模型、功能模型和动态模型，之后详细说明了系统的业务流程和系统开发流程，重点介绍了系统各模块的功能及相关功能的实现方向。关键词座位管理系统；座位；数据库；VS2010；动态模型；模块

目录摘要 (1) 第1章绪论 (2) 1.1 课题背景 (3) 1.2 课题意义 (4) 1.3 选题依据 (5) 第2章系统需求分析 (10) 2.1 系统功能描述 (10) 2.2 系统功能需求 (11) 2.3系统功能模块图 (12) 第3章系统总体设计 (13) 2.1 系统方案选取 (14) 2.2 系统功能设计 (15) 2.3数据库设计 (16) 结论 (18) 参考文献 (53)

第一章绪论 1.1 背景和意义在大学中，公共自习室的座位管理是一个很重要的问题，因为它牵扯到能否让每个同学公平地享用到其应有的公共资源，同时更好的做好配合学校教学的服务工作，所以一个有力的图书馆座位管理系统不可或缺。由于图书馆的座位是免费使用，所以必须要做到公平；但是，图书馆的座位资源有限，应该得到最大限度地使用，所以必须讲究效率。每到学期末或考试周，图书管的公共自习室就变成了紧俏资源，一系列因为管理上的不力所产生的问题接踵而至，例如：一些座位被长期占用却得不到回收，一人同时占用多个座位，座位信息不能及时反馈给同学等等。一个有力的座位管理系统可以公平管理和分配公共资源，使其得以充分利用，并节省人力物力，避免人为因素所导致的错误，同时还可以实时更新信息使得信息统一从而为同学节省宝贵时间。现代信息技术的飞速发展给我们生活带来了极大的便利，尤其对于复杂的信息管理，计算机能够充分发挥它的优越性。作为计算机应用的一部分，管理信息系统具有着手工管理所无法比拟的优点，例如：检索迅速、查找方便、可靠性高、存储量大、寿命长、实时性好、成本低等。如果我们将信息技术运用至自习室座位管理系统，那么再给我们带来方便的同时，也能让我们时刻体会到数字化的乐趣。 1.2 主要内容和工作 (1)前期准备：做好需求分析工作，作为一个座位管理系统，使用者应该以学生为主，自习室座位信息更新界面应简单易用，输入方便，针对学生对系统的实时性要求较高的特点，要做好数据库的设计。需求分析之后要进一步明确问题域，站在用户人群的角度进行开发。进行可行性分析，从经济、技术、操作等方面入手，看问题能否解决。 (2)设计实施：对系统功能进行调查分析，逐步抽象，构造功能模块，建立系统的功能模型、数据模型、动态模型。然后进行总体设计，完成系统的大致框架，画出层次图。然后再进行详细设计工作，完成数据编码工作，设计出数据库和人机界面。

EDA综合课程设计_数字时钟设计一、题_001

EDA综合课程设计-数字时钟设计一、题目要求 1、功能 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟、秒及清零的功能。 4）具有整点报时功能。 2、总体方框图 3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。

根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。数字时钟系统顶层原理图

多功能数字时钟的课程设计报告 1、本设计可以实现的功能 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功能。 4）具有整点报时功能。 2、初步设计的总体方框图 3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的K1-K7进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。

燕山大学操作系统课程设计说明书

燕山大学课程设计说明书课程设计名称：操作系统题目：多道程序缓冲区协调操作（模拟生产者消费者问题）课题负责人：学院：信息科学与工程学院班级：姓名：学号：课题开发日期：2014年1月13日自评成绩： A

目录 1概述-------------------------------------------------------------------- ------------------3 目的--------------------------------------------------------3 主要完成的任务----------------------------------------------3 使用的开发工具、开发语言------------------------------------3 本软件解决的主要问题 ---------------------------------------4 2 设计的基本理念、概念和原理------------------------------------------------4 设计的基本理念----------------------------------------------4 基本概念----------------------------------------------------4 基本原理----------------------------------------------------5 3 总体设计----------------------------------------------------5 基本的技术路线：面向对象--------------------------------------------------------5 模块关系及总体流程-------------------------------------------5 4 详细设计----------------------------------------------------7 变量设计----------------------------------------------------7 线程的设计--------------------------------------------------7 button按钮的设计-------------------------------------------8 5编码设计----------------------------------------------------9 开发环境----------------------------------------------------9 注意事项----------------------------------------------------9 主要代码设计------------------------------------------------9 PUTTER线程的设计---------------------------------------------------9 MOVER1线程的设计---------------------------------------------------10 GETTER1线程的设计--------------------------------------------------11 “开始”按钮的设计--------------------------------------------------12 “结束”按钮的设计--------------------------------------------------14 解决的主要难题----------------------------------------------16 6测试出现的问题及其解决方案-------------------------------16 7工程总结----------------------------------------------------16 8参考文献----------------------------------------------------16

EDA课程设计——多功能数字钟

哈尔滨工业大学(威海) 电子学课程设计报告带有整点报时的数字钟设计与制作姓名: 蒋栋栋班级: 0802503 学号: 080250331 指导教师: 井岩

目录一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18)

一、课程设计的性质、目的和任务创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。二、课程设计基本要求掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。三、设计课题要求（1）构造一个24小时制的数字钟。要求能显示时、分、秒。（2）要求时、分、秒能各自独立的进行调整。（3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）：（1）对频率输入的考虑数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。（2）计时部分计数器设计的考虑分、秒计数器均为模60计数器。小时计数为模24计数器，同理可建一个24进制计数器的模块。（3）校时设计的考虑数字钟校准有3个控制键：时校准、分校准和秒校准。微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。（4）报时设计的考虑

燕山大学发电厂电气部分课程设计大型骨干电厂电气主接线

目录第一章原始资料的分析 (1) 1.1电压等级 (1) 第二章电气主接线方案 (1) 2.1 电气主接线设计的基本原则 (1) 2.2 具体方案的拟定 (2) 第三章主要电气设备的选择 (4) 3.1 发电机 (4) 3.2 主变压器 (4) 3.4 断路器和隔离开关 (5) 3.5电压互感器 (8) 3.6电流互感器的选择 (9) 3.7 母线的导体 (10) 第四章方案优化 (11) 第五章短路电流计算 (12) 5.1 等效阻抗网络图 (12) 5.2阻抗标幺值计算 (12) 5.3 短路点短路电流计算 (14) Q的计算 (15) 5.4 短路电流热效应 K 第六章校验动、热稳定（设备） (17) 6.1断路器稳定校验 (18) 6.2 隔离开关稳定校验 (18) 6.3电流互感器稳定校验 (19) 6.4 母线导体稳定校验 (20) 第七章心得体会 (20) 参考资料 (21)

大型骨干电厂电气主接线第一章原始资料的分析 1.1电压等级根据原始资料的分析可知，需要设计的是一个大型骨干凝汽电厂，共有两个电压等级：220KV，500KV 1.2 系统（电源）、负荷电压等级进出线回数负荷(max) 负荷(min) 220kv 4 600MW 300MW 500kv 6 1.3 发电机、主变压器容量及台数发电机容量和台数为6× 300MW (QFSN-300-2）因此主变压器的台数选为6台。 1.4 联络变压器选择三绕组变压器，连接两个电压等级，剩余一端引接备用电源。第二章电气主接线方案 2.1 电气主接线设计的基本原则电气主接线设计的基本原则是以设计任务书为依据，以国家的经济建设方针、政策、技术规定、标准为准绳，结合工程实际情况，在保证供电可靠、调度灵活、满足各项技术要求的前提下、兼顾运行、维护方便，尽可能的节省投资，就近取材，力争设备元件和设计的先进性与可靠性，坚持可靠、先进、适用、经济、美观的原则。电气主接线是由高压电器通过连接线，按其功能要求组成接受和分配电能的电路，成为传输强电流，高电压的网络，它要

fpga数字钟课程设计报告

f p g a数字钟课程设计报告 Prepared on 24 November 2020

课程设计报告设计题目：基于FPGA的数字钟设计班级：电子信息工程1301 姓名：王一丁指导教师：李世平设计时间：2016年1月摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。关键词：EDA VHDL语言数字钟目录摘要 1 课程设计目的 2 课程设计内容及要求

设计任务设计要求 3 VHDL程序设计方案论证系统结构框图设计思路与方法状态控制模块时分秒模块年月日模块显示模块扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。

燕山大学11计算机编译原理课程设计安排

大校11计算机《编译原理》课程设计安排时间：18周（12月30日-1月3日）地点：信息馆317、318实验室一、设计目的：研究、改进或自行设计、开发一个简单的编译程序或其部分功能，加深对编译理论和编译过程的理解。编程语言不限。二、设计任务 (学号最后一位%4+1)： 1．扩展PL/0编译程序功能目的：扩充PL/0编译程序功能，要求：(1)阅读、研究PL/0编译程序源文件。 (2)在上述工作基础上，可有选择地补充、完善其中词法分析、语法分析、语义分析、目标代码生成、目标代码解释执行等部分的功能。如以语法分析部分为例，则可以增加处理更多语法成分的功能，如可处理一维数组、++、--、+=、-=、*=、/=、%（取余）、！（取反）、repeat、for、else、开方、处理注释、错误提示、标示符或变量中可以有下划线等。还可以增加类型，如增加字符类型、实数类型；扩充函数如有返回值和返回语句的，有参数函数等； (3)设计编制典型的运行实例，以便能反映出自己所作的改进。 2. 基于LL(1)方法的语法分析程序目的：设计、编制和调试一个典型的语法分析方法，进一步掌握常用的语法分析方法。要求： (1)根据LL(1)分析法编写一个语法分析程序，可根据自己实际情况，选择以下一项作为分析算法的输入：a.直接输入根据已知文法构造的分析表M; b.输入文法的FIRST(α)和FOLLOW(U)集合，由程序自动生成文法的分析表M； c.输入已知文法，由程序自动构造文法的分析表M。 (2)所开发的程序可适用于不同的文法和任意输入串，且能判断该文法是否为LL(1)文法。 (3)如完成前两项，可增加运行实例，对于输入的文法和符号串，所编制的语法分析程序应能正确判断此串是否为文法的句子，并要求输出分析过程。 3.基于LR(0)方法(或SLR(1)方法、或LR(1)方法)的语法分析程序要求：可根据自己实际情况，选择以下一项作为分析算法的输入：（1）直接输入根据己知文法构造的LR(0)(或SLR(1) 、或LR(1))分析表。（2）输入已知文法的项目集规范族和转换函数，由程序自动生成LR(0) ( 或SLR(1) 、或LR(1))分析表；（3）输入已知文法，由程序自动生成LR(0) ( 或SLR(1) 、或LR(1))分析表。目的和其它要求参考“基于LL(1)方法的语法分析程序” 4．词法分析程序设计目的：设计、编制和调试一个具体的词法分析程序，加深对词法分析的理解。要求：通过对PL/0词法分析程序(GETSYM)的分析，编制一个具有以下功能的词法分析程序： a.输入为待进行词法分析的源程序，输出为单词串，即由（单词，类别）所组成的二元组序列； b.有一定的错误检查能力，例如能发现2a这类不能作为单词的字符串。选作题目：若以上题目均不感兴趣，可申请做选作题目。 ①基于Lex和Y acc的C-Minus编译器。基于W indows环境下的Lex和Yacc集成环境Parser Generator, 实现了以C _ M inus ( C 语言子集) 语言为源语言的编译器。主要从编译技术的角度对C _ M inus语言的词法分析、语法分析、符号表的建立以及目标代码生成的过程进行详细的阐述。 ②利用Lex和Yacc工具制作一个小型的计算器编译器。功能如下：1. 分别能够完成十进制、八进制、十六进制的一些基本运算。可以通过DEC_ON,OCT_ON,HEX_ON三个开关进行控制。 2.能够完成一些基本的算术运算和逻辑运算，如：加、减、乘除、乘方、取模、与、或、非等运算。 3.提供帮助提示操作，如：HELP命令，清屏命令CLEAR等，错误提示信息等。

燕山大学课程设计---移位与卷积

燕山大学课程设计说明书题目：移位与卷积学院（系）：电气工程学院年级专业：检测（2）学号： 120103020122 学生姓名：赵家德指导教师：王娜教师职称：讲师

电气工程学院《课程设计》任务书课程名称：数字信号处理课程设计说明：1、此表一式四份，系、指导教师、学生各一份，报送院教务科一份。 2、学生那份任务书要求装订到课程设计报告前面。电气工程学院教务科

目录第一章、MATLAB简述 (1) 第二章、基本原理介绍 (2) 第三章、命令介绍、仿真及结论 (4) 3.1命令介绍 (4) 3.2仿真 (4) 3.2．1仿真总程序 (4) 3.2.2仿真图 (8) 3.3从程序仿真与仿真图得出的结论 (9) 第四章、心得体会 (10) 参考文献 (11)

第一章 MATLAB简述 MATLAB 是一个可视化的计算程序，被广泛地应用在科学运算领域里。它具有功能强大、使用简单等特点，内容包括：数值计算、符号计算、数据拟合、图形图像处理、系统模拟和仿真分析等功能。此外，用Matlab还可以进行动画设计、有限元分析等。 MATLAB系统包括五个主要部分: 开发环境：这是一组帮助你使用MATLAB的函数和文件的工具和设备。这些工具大部分是图形用户界面。它包括MATLAB桌面和命令窗口，命令历史，和用于查看帮助的浏览器，工作空间，文件和查找路径。 MATLAB数学函数库：这里汇集了大量计算的算法，范围从初等函数如：求和，正弦，余弦和复数的算术运算，到复杂的高等函数如：矩阵求逆，矩阵特征值，贝塞尔(Bessel)函数和快速傅立叶变换等。 MATLAB语言：这是一种高水平的矩阵/数组语言，含有控制流语句，函数，数据结构，输入/输出，和面向对象编程特征。它允许“小型编程”以迅速创立快速抛弃型程序，以及“大型编程”以创立完整的大型复杂应用程序。句柄制图：这是MATLAB制图系统。它包括高级别的二维、三维数据可视化，图像处理，动画，以及表现图形的命令。它还包括低级别的命令，这使你不但能在MATLAB的应用中建立完整的图形用户界面，而且还能完全定制图形的外观。 MATLAB应用程序界面(API)：这是使你编写与MATLAB相合的C或Fortran程序的程序库。它包括从MATLAB中调用程序（动态链接），调用MATLAB为计算引擎，和读写MAT-文件的设备。 MATLAB的重要作用与此次课程设计的关系 MATLAB是一款在数学类科技应用软件中特别是在数值计算方面首屈一指的软件，它可以进行矩阵运算、绘制函数和数据、实现算法、创建用户界面、连接其他编程语言的程序等，主要应用于工程计算、控制设计、信号处理与通讯、图像处理、信号检测、金融建模设计与分析等领域。而线性卷积和循环卷积在工程上的应用亦非常广泛，在MATLAB软件处理下，实现任意两个序列的线性和循环卷积对于工程上的辅助是相当重要的。卷积关系最重要的一种情况，就是在信号与线性系统或数字信号处理中的卷积定理。利用该定理，可以将时间域或空间域中的卷积运算等价为频率域的相乘运算，从而利用FFT等快速算法，实现有效的计算，节省运算代价。

EDA数字时钟课程设计报告

EDA技术及应用课程设计说明书 2013 届电子信息工程专业班级题目数字时钟学号姓名指导教师二О一五年月日

一、基本原理一个完整的时钟应由三部分组成：秒脉冲发生电路、计数显示部分和时钟调整部分。秒脉冲发生电路原理：一个时钟的准确与否主要取决于秒脉冲的精确度。为了保证计时准确我们对系统时钟48MHz进行了48000000分频，从而得到1Hz的秒脉冲。计数显示部分原理：显示部分是用数码管LED实现的，这里使用的是共阳极的数码管如图所示8个数码管，其中左边两个数码管用来显示时的个位和十位、中间的显示分的个位和十位、最右边两个显示分的个位和十位。时钟调整部分原理：校时电路里定义key[0]、key[1]和k2、k3分别用于控制时钟的计时开始、清零和调整功能中的时的加1、分的加1处理，从而完成对现在的时间调整。本实验电路校时电路在此完成了暂停、清零、时调整和分调整。

二、硬件设计芯片图：图1 数字时钟原理图程序的调试工作都是在电脑上完成的，通过程序的输入、原理图的建立、管脚分配、编译、仿真、再下载到芯片进行运行。

电路中采用共阳极连接的七段数码管，通过程序的控制扫描驱动来显示时钟的时-分-秒。

程序中的按键设定为K1暂停、K2清零、K3调时、K4调分元件清单：三、数字时钟的Verilog实现管脚的分配：程序： module clock(clk,s1,,s2,key,dig,seg); //模块名clock input clk,s1,s2; //输入时钟 input[1:0]key; //输入按键 output[7:0]dig; //数码管选择输出引脚

燕山大学SolidWorks课程设计

课程设计说明书学生姓名：赵志远杨新宇吕林猛赵帅任江周王晓峰翟文朔孙亚光专业班级：轧钢二班指导教师：黄华贵、许石民、于凤琴、陈雷得分：答辩时间：2014.12.12

燕山大学课程设计（论文）任务书院（系）：机械工程学院基层教学单位：冶金机械系

目录第一章矫直机下矫直辊系装配及原理 (4) 1.1 矫直机下矫直辊系结构组成 (4) 第二章零件设计过程 (4) 2.1 辊系零件创建 (4) 2.2部分零件图 (5) 第三章矫直机下矫直辊系装配 (6) 3.1 辊系装配 (6) 3.2装配图 (6) 第四章矫直机下矫直辊系工程图创建 (7) 4.1创建过程 (7) 4.2工程图 (7) 第五章设计心得体会 (8) 参考文献 (9)

第一章矫直机下矫直辊系装配 1.1 矫直机下矫直辊系结构组成电机、键、联轴器、挡圈、轴向调整蜗杆、定距环、套、唇形密封圈、轴向调整透盖、螺栓、螺母、垫圈、接近开关信号板、接近开关托架、螺柱、薄螺母、固定螺母、辊片固定螺母、固定环、销、固定垫圈、辊片套、螺钉、矫直辊、衬套、透盖、杯形套、外定距环、内定距环、轴承、操作侧止动垫片、操作侧锁紧螺母下矫直辊轴、定距套、杯形套、轴承、锁紧螺母、止动垫片、螺钉、下套筒、蜗轮箱箱体、蜗轮箱上盖、轴向调整蜗轮、轴向调整环、油封第二章零件设计过程 2.1 辊系零件创建利用SolidWorks画出各零件图。创建过程： 1、画出草图； 2、对草图进行拉伸、旋转； 3、对多余部分切除、钻孔； 4、进一步加工； 5、保存。

2.2 部分零件图下套筒涡轮箱上盖下矫直滚轴

EDA课程设计报告(电子钟VHDL 设计)

EDA课程设计报告（电子钟VHDL 设计）作者：dang168 时间：2008-10-05 E D A课程设计报告 -----电子钟VHDL 设计一设计要求设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间. 二.实验目的 1. 掌握多位计数器相连的设计方法。 2. 掌握十六进制，二十四进制，六十进制计数器的设计方法。 3. 掌握CPLD技术的层次化设计方法。 4. 了解软件的元件管理含义以及模块元件之间的连接概念。 5. 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试的方法。 6. 培养独立分析问题，解决问题的能力。三．硬件要求 1．8位8段扫描共阴极数码显示管。 2. 三个按键开关（清零，调小时，调分钟）。四．设计原理数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数

器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出来。校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的。在同一ＣＰＬＤ芯片口集成如下电路模块：１．电子钟计数采用层次化设计，将设计任务分成若干个模块。规定每一模块的功能和各模块之间的接口。（１）ｓｅｃｏｎｄ（秒）６０进制ＢＣＤ码计数（２）ｍｉｎｕｔｅ（分）６０进制ＢＣＤ码计数（３）ｈｏｕｒ（时）２４进制ＢＣＤ码计数（４）ｃｌｏｃｋ　ｔｏｐ顶层设计同时整个计数器有清零，调时，调分功能。２．端口引脚名称　输入　ｃｌｋ，ｒｅｓｅｔ，ｓｅｔｍｉｎ，ｓｅｔｈｏｕｒ　输出　ｓｅｃｏｎｄ—ｄａｏｕｔ，ｍｉｎｕｔｅ－ｄａｏｕｔ，ｈｏｕｒ－ｄａｏｕｔ五．设计原理图逻辑功能图：输入：CLK—时钟脉冲，RESET—复位信号，SETMIN—分加1信号，SETHOUR—秒加1信号输出：SECOND_DAOUT—秒输出，MINUTE_DAOUT—分输出，

燕山大学软件工程课程设计报告

燕山大学软件工程课程设计说明书题目：网上书店学院（系）：信息科学与工程学院年级专业：10级计算机应用三班学号：1001404010097 学生姓名：方小雨学号：100104010098 学生姓名：王嘉恺指导教师：邓成玉教师职称：教授

燕山大学课程设计（论文）任务书院（系）：基层教学单位： 2013年6 月 21 日

燕山大学课程设计评审 2013 年 6 月21 日

第一章绪论 (5) 1.1课题背景 (5) 1.2课题目的 (5) 1.3任务与具体要求 (6) 1.4开发环境 (7) 1.5小组内部分工 (7) 第二章可行性分析 (7) 2.1经济可行性 (7) 2.2技术可行性 (8) 2.3操作可行性 (9) 2.4法律可行性 (9) 第三章需求分析 (10) 3.1系统需求分析 (10) 3.1.1用户（前台）功能 (10) 3.1.2管理员（后台）功能 (10) 3.2数据流程分析 (11) 3.3业务流程分析 (11) 3.4用例图分析 (12) 3.4.1管理者用例 (12) 3.4.2客户用例图 (14) 3.5数据字典 (16) 第四章概要设计 (17) 4.1模块设计 (17) 4.1.1前台功能分模块设计 (17) 4.1.2后台功能分模块设计 (18) 4.2系统功能结构设计 (20) 4.2.1系统结构设计的原则 (21) 4.2.2系统安全性设计 (21) 4.2.3系统的保密性设计 (21) 4.3数据库设计 (22) 4.3.1 数据库概念结构设计 (22) 4.3.2 数据库逻辑结构设计 (25) 4.3.3 数据库物理结构设计 (26) 第五章详细设计 (30) 5.1前台功能分模块详细设计 (30) 5.2后台功能分模块详细设计 (31) 第六章心得体会 (32) 第七章参考资料 (33)

EDA数字钟课程设计

课程设计报告设计题目：用VHDL语言实现数字钟的设计班级：电子1002班学号：20102625 姓名：于晓指导教师：李世平、李宁设计时间：2012年12月

摘要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。本设计主要是实现数字钟的功能，程序用VHDL语言编写，整体采用TOP-TO-DOWN设计思路，具有基本的显示年月日时分秒和星期的功能，此外还有整点报时功能。该数字钟的实现程序分为顶层模块、年月模块、日模块、时分秒定时模块、数码管显示模块、分频模块、星期模块，此外还有一个库。该程序主要是用了元件例化的方法，此外还有进程等重要语句。没有脉冲时，显示时分秒，set按钮产生第一个脉冲时，显示年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7、8个脉冲到来时分别可预置日期、时、分、秒、星期，第 9个脉冲到来时设置星期后预置结束，正常工作，显示的是时分秒和星期。调整设置通过Up来控制，UP为高电平，upclk有脉冲到达时，预置位加1，否则减1。当整点到达时，报时器会鸣响，然后手动按键停止报时。关键词：数字钟，VHDL，元件例化，数码管

1、课程设计目的掌握利用可编程逻辑器件和EDA设计工具进行电子系统设计的方法 2、课程设计内容及要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1，还可以在此基础上增加其它功能。 3、VHDL程序设计 3.1整体设计思路本设计采用top-down 模式设计，分模块进行，各功能都使用元件例化方式设计，主要有LED显示模块、时分秒定时模块、日期模块、年月模块、分频模块、星期模块，此外还创建了一个程序包，用来实现年月日、时分秒的加减调整。主要运用了过程语句、元件例化语句、信号赋值语句、和顺序语句

燕山大学软件工程课程设计报告完整版

燕山大学软件工程课程设计报告 HEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】

燕山大学软件工程课程设计说明书题目：网上书店学院（系）：信息科学与工程学院年级专业：10级计算机应用三班学号：学生姓名：方小雨学号：学生姓名：王嘉恺指导教师：邓成玉教师职称：教授燕山大学课程设计（论文）任务书

2013年6 月21 日燕山大学课程设计评审

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第一章绪论课题背景在网络信息日益发展的今天，网络已经成为人们日常生活的一部分。网上购物也成为现代社会的趋势和潮流。而随着互联网的飞速发展以及我国经济的稳步平衡增长，人们对于精神文明也愈加看重，对于知识的追求也却来越高。因而图书市场开始繁荣起来。但由于各种各样的原因使得消费者在选购图书时不能迅速找到合意的书籍。近年来网上书店也在网络经济的刺激下开始发力，各类资本纷纷注入这一充满潜力的新型市场。由于网上书店图书种类包罗万象，且价格比传统书店便宜不少，以至于越来越多的消费者青睐于网上购书。1999年，国内真正意义上第一家网上书店——当当网上线。北京大学社会学专业毕业、从国家机关辞职下海的李国庆，拿着第一笔风险投资的基金开始了自己的网店生涯。8年后，这家号称全球最大中文网上书店的企业营业额已经达到8个亿。此后，伴随着世界电子商务浪潮的到来，越来越多的网上书店在国内兴起。课题目的消费者都想在最短的时间内购买到自己所需的图书。但现有大型电商平台音像书籍分类下书目繁多，给人们在繁忙的工作生活中购书带来了很大的麻烦，于是如何方便快捷的购买到自己所需的图书就成了人们较为关心的问题。本小组成员经过网上查询资料和实地调查发现，燕山大学附近只有3家传统书店且规模较小。稍微上点规模的城市之光也因为盗版原因存在着质量问题，价格也比京东等大型电商高出两成左右。而大型网上书店虽然品种杂多，但缺少高等院校适用的教材，在快递方面最快也要一天才可到达学校。综上所述本小组成员开发的网上书店系统目标人群专门针对在秦皇岛的高校在校生。专门定位于大学生教材教辅、考研考证资料和畅销图书等实用书

数字钟的设计.EDA课程设计

EDA 课程设计报告书课题名称数字钟的设计姓名王砾学号 0812201-37 院系物理与电信工程系专业电子信息工程指导教师周来秀讲师 2011年 6月13日 ※※※※※※※※※ ※※ ※※ ※ ※ ※※※※※※※※※ 2008级学生 EDA 课程设计

一、设计任务及要求：设计并制作一台能显示时、分、秒的数字钟。具体要求如下： 1)计时计数器用24进制计时器电路。 2)可手动校时，能清零及分别进行时、分、秒的校正。 3)可整点报时，扬声器发出时长为1s的信号。 4)可设置闹钟功能。当计时计到预定时间时，扬声器发出闹铃信号，可控制闹铃时长。指导教师签名： 2011 年月日二、指导教师评语：指导教师签名： 2011年月日三、成绩验收盖章 2011年月日

数字钟的设计王砾（湖南城市学院物理与电信工程系电子信息工程专业，湖南益阳，41300） 1设计目的 1，熟练的运用数字系统的设计方法进行数字时钟设计 2，能进行较复杂的数字系统设计 3，按要求设计一个数字钟 2设计的主要内容和要求 a.计时计数器用24进制计时器电路。 b.可手动校时，能清零及分别进行时、分、秒的校正。 c.可整点报时，扬声器发出时长为1s的信号。 d.可设置闹钟功能。当计时计到预定时间时，扬声器发出闹铃信号，可控制闹铃时长。 3 整体设计方案基于VHDL语言，用Top_Down的思想进行设计，其中计数模块、闹铃模块、定时模块、显示模块为主要模块，选择模块为辅助模块。

en1 en2clr clk rco q1[3..0]q2[3..0]count_60 inst 选择模块定时模块显示模块闹铃模块计数模块选择模块数码显示管 4 硬件电路的设计 4.1如下分别为60与24进制模块的代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count_60 is port(en1,en2,clr,clk : in std_logic; rco : out std_logic; q1,q2 : out std_logic_vector(3 downto 0)); end count_60; architecture behav of count_60 is signal iq1,iq2 : std_logic_vector(3 downto 0); begin process(en1,en2,clr,clk) begin if(clr='1')then iq1<="0000"; iq2<="0000"; elsif(clk='1' and clk'event)then if(en1 or en2)='1'then if(iq2>=5)then