数字系统设计实验报告
数字系统设计实验报告
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实验1 加法器设计1.实验目的
（1）复习加法器的分类及工作原理。
（2）掌握用图形法设计半加器的方法。
（3）掌握用元件例化法设计全加器的方法。
（4）掌握用元件例化法设计多位加法器的方法。
（5）掌握用Verilog HDL语言设计多位加法器的方法。（6）学习运用波形仿真验证程序的正确性。
（7）学习定时分析工具的使用方法。
2.实验内容及步骤
（1）用图形法设计半加器，仿真设计结果。
半加器原理图
（2）用元件例化的方法设计全加器，仿真设计结果。
全加器原理图
半加器符号全加器符号
全加器时序仿真波形图
3.实验分析及心得体会
本次实验主要目的是熟悉Verilog HDL软件的使用，掌握实验设计的几种方法以及对于仿真波形的运用。在此基础上，对加法器的工作原理进行了回顾。本次实验对半加器、全加器进行了设计，并通过波形仿真对全加器进行了验证。
初次使用Verilog HDL，对其操作并不熟练，容易忘记点Set Project to Current File创建项目工程，导致无法进行后续实验。原理图设计完成后要进行保存、检查错误并对当前项目进行编译。如果文件存在错误或是警告，双击该消息到对应位置进行修改。最终将设计创建成一个图元进行调用。
实验2 译码器
1.实验目的
（1）复习二进制译码器及显示译码器的构成及工作原理。
（2）掌握用Verilog HDL语言设计二进制译码器的方法。
（3）掌握用Verilog HDL语言设计显示译码器的方法。
（4）进一步学习运用波形仿真验证程序的正确性。
2.实验内容及步骤
（1）用Verilog HDL语言设计七段数码显示译码器，仿真设计结果，进行定时分析。
七段数码显示译码器程序decode4_7.v如下：
module decode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);
output a,b,c,d,e,f,g;
input D3,D2,D1,D0;
reg a,b,c,d,e,f,g;
always @(D3 or D2 or D1 or D0)
begin
case({D3,D2,D1,D0})
0:{a,b,c,d,e,f,g}=7'b1111110;1:{a,b,c,d,e,f,g}=7'b0110000;
2:{a,b,c,d,e,f,g}=7'b1101101;3:{a,b,c,d,e,f,g}=7'b1111001;
4:{a,b,c,d,e,f,g}=7'b0110011;5:{a,b,c,d,e,f,g}=7'b1011011;
6:{a,b,c,d,e,f,g}=7'b1011111;7:{a,b,c,d,e,f,g}=7'b1110000;
8:{a,b,c,d,e,f,g}=7'b1111111;9:{a,b,c,d,e,f,g}=7'b1111011;
default:{a,b,c,d,e,f,g}=7'bx;
endcase
end
endmodule
七段数码显示译码器的功能仿真波形如下图：
3.实验分析及心得体会
本次实验主要复习二进制译码器及显示译码器的构成及工作原理，用Verilog HDL语言对七段数码显示译码器进行设计，保存的文件名必须和模块名一致，否则会提示错误。文件扩展名一定要改为.v，方能对文本文件进行编译和仿真。对于output和reg的声明不能合并成一句，否则会有错误提示。对于波形图，使用功能仿真波形图对程序进行验证。实验中always @(D3 or D2 or D1 or D0)中的or 左右都应有空格，缺少的话会存在编译错误。程序中的分号一定不要缺少，以至于影响程序的编译。
实验3 触发器设计
1.实验目的
（1）复习JK触发器和D触发器的构成及工作原理。
（2）掌握用Verilog HDL语言设计触发器的基本方法。
（3）学习时序逻辑电路波形仿真方法。
2.实验内容及步骤
（1）用Verilog HDL语言描述的D触发器程序D_ff.v如下：module D_ff(q,qn,d,clk,set,reset);
input d,clk,set,reset; output q,qn;reg q,qn;
always @(posedge clk or posedge set)
begin if(set) begin q<=1;qn<=0;end
else if(reset) begin q<=0;qn<=1'b0;end
else begin q<=d; qn<=~d; end
end
endmodule
（2）用Verilog HDL语言描述的JK触发器程序JK_FF.v如下：module JK_FF(CLK,J,K,Q,RS,SET);
input CLK,J,K,SET,RS; output Q;reg Q;
always @(posedge CLK or negedge RS )
begin if(!RS) Q<=1'b0;
else if(!SET) Q<=1'b1;
else case({J,K})
2'b00:Q<=Q;
2'b01:Q<=1'b0;
2'b10:Q<=1'b1;
2'b11:Q<=~Q;
endcase
end
endmodule
（3）JK触发器的时序仿真波形图如下图所示：
3.实验分析及心得体会
本次实验主要复习JK触发器和D触发器的构成及工作原理，并掌握用Verilog HDL语言设计触发器的基本方法。实验中应注意使用文本编辑方式时的一些注意事项。编辑文本时对于端口名字应注意大小写一致，否则会造成一些编译错误。对于output和reg的声明不能合并成一句，否则会有错误提示。进行波形图仿真时，应在打开编辑器后，在菜单Processing下选择Timing SNF Extractor进行时序仿真，而不是进行功能仿真，否则波形可能存在差异。
实验4 计数器设计
1.实验目的
（1）复习计数器的构成及工作原理。
（2）掌握用图形法设计计数器的方法。
（3）掌握用Verilog HDL语言设计计数器的方法。
（4）进一步掌握时序逻辑电路的仿真方法。
2.实验内容及步骤
（1）用图形法设计一个十进制计数器如下图所示：
（2）用Verilog HDL语言描述的十进制计数器程序count10.v如下：
module count10(clk,d,clr,load,out);
input clk,clr,load;input[3:0] d;
output[3:0] out; reg[3:0] out;
always @(posedge clk or negedge clr)
begin if(!clr) out<=0;
else if(load) out<=d;
else if(out==9) out<=0;
else out<=out+1;end
endmodule
(3)十进制计数器的功能仿真波形如下图所示：
3.实验分析及心得体会
本次实验主要复习计数器的构成及工作原理，掌握用图形法和用Verilog HDL 语言设计计数器的方法。图形法设计电路会设计绘制总线，如不设置总线就会存在编译错误。添加总线名称时，一定要确保总线名称与对应总线相关联，即当单击总线时，总线及总线名称周围的方框同时变红。波形仿真时应在打开编辑器后，在菜单Processing下选择Functional SNF Extractor进行功能仿真，否则波形可能存在差异。
实验5 累加器
1.实验目的
(1)了解累加器工作原理。
(2)掌握多层次结构的设计思路。
(3)掌握综合应用原理图和文本相结合的设计方法。
2.实验内容及步骤
（1）用Verilog HDL语言设计的8位加法器add8.v如下，由其生成的符号如图所示。
module add81(sum,cout,a,b,cin);
output[7:0]sum;
output cout;
input[7:0]a,b;
input cin;
assign{cout,sum}=a+b+cin;
endmodule
（2）用Verilog HDL语言设计的8位寄存器reg8.v如下，由其生成的符号如图所示。
module reg8(qout,in,clk,clr);
output[7:0]qout;
input[7:0]in;
input clk,clr;
reg[7:0]qout;
always@(posedge clk or posedge clr)
begin if (clr) qout=0;
else qout=in;
end
endmodule
（3）用图形法设计的8位累加器如下图所示。
（4）8位累加器的功能仿真波形如下图所示。
3.实验分析及心得体会
本次实验主要了解累加器工作原理，学会综合应用原理图和文本相结合的设计方法。先利用文本编辑8位加法器和8位寄存器，分别生成图元，再利用原理图调用，将其设计成8位累加器。实验中应注意文本的书写以及图元的生成，连接时应注意总线的设置，避免一些端口不存在电气连接造成编译错误。仿真波形将in7-in0以及out7-out0合并，将in设置初始值为80，将in和out的进制设为十进制，使用功能仿真得出波形进行检验。
实验6 数码管扫描显示电路设计
1.实验目的
（1）掌握数码管扫描显示的工作原理。
（2）进一步掌握多层次结构电路的设计方法。
（3）掌握实验硬件系统的使用方法。
2.实验内容及步骤
（1）用Verilog HDL语言描述的计数模块程序count6.v如下，由其生成的符号如图所示。
module count6(clk,Q);
input clk;
output[2:0] Q; reg[2:0] Q;
always @(posedge clk)
begin if(Q==5) Q<=0;
else Q<=Q+1;end
endmodule
（2）用Verilog HDL语言描述的译码程序decode3_6.v如下，由其生成的符号如图所示(输出低电平有效)。
module decode3_6(D,Y );
input [2:0] D;
output [5:0] Y;
reg [5:0] Y;
always @(D)
begin
case(D)
0:Y=6'b111110;1:Y=6'b111101;
2:Y=6'b111011;3:Y=6'b110111;
4:Y=6'b101111;5:Y=6'b011111;
default:Y=6'b111111;
endcase end
endmodule
（3）用Verilog HDL语言描述的七段显示译码器程序decode.v如下，由其生成的符号如图所示。
module decode(D,a,b,c,d,e,f,g);
input[2:0] D;
output a,b,c,d,e,f,g;
reg a,b,c,d,e,f,g;
always @(D)
begin
case(D)
0:{a,b,c,d,e,f,g}=7'b1101101;1:{a,b,c,d,e,f,g}=7'b1111110;
2:{a,b,c,d,e,f,g}=7'b1111110;3:{a,b,c,d,e,f,g}=7'b1111111;
4:{a,b,c,d,e,f,g}=7'b1111110;5:{a,b,c,d,e,f,g}=7'b1111001;
default:{a,b,c,d,e,f,g}=7'bx;
endcase end
endmodule
（4）图形法设计的数码扫描显示电路原理图如下图所示。
（5）数码管扫描显示电路时序仿真波形如下图所示。
3.实验分析及心得体会
本次实验主要掌握数码管扫描显示的工作原理，学会综合应用原理图和文本相结合的设计方法。先利用文本编辑计数模块、译码模块和显示模块，译码程序设置为输出低电平有效分别生成图元，再利用原理图调用，将其设计成数码扫描显示电路。实验中应注意文本的书写以及图元的生成，连接时应注意总线的设置，避免一些端口不存在电气连接造成编译错误。使用时序仿真即可得到所需波形进行程序的检验。
实验7 交通灯控制器设计
1.实验目的
（1）了解交通灯控制器的工作原理。
（2）掌握用Verilog HDL语言设计多进程的方法。
（3）掌握数字系统层次设计方法，学会利用总线表示电路的连接。
2.实验内容及步骤
（1）用Verilog HDL语言描述的控制模块程序traffic1.v如下图所示，仿真结果分别如图所示。
module traffic1(CLK,EN,LAMPA,LAMPB,ACOUNT,BCOUNT);
output[7:0] ACOUNT,BCOUNT;output[3:0]LAMPA,LAMPB;
input CLK,EN;
reg[7:0] numa,numb;reg tempa,tempb;
reg[2:0] counta,countb;
reg[7:0] ared,ayellow,agreen,aleft,bred,byellow,bgreen,bleft;
reg[3:0] LAMPA,LAMPB;
always @ (! EN)
begin
ared<=8'd55;ayellow<=8'd5;
agreen<=8'd40;aleft<=8'd15;
bred<=8'd65;byellow<=8'd5;
bgreen<=8'd30;bleft<=8'd15;
end
assign ACOUNT=numa;
assign BCOUNT=numb;
always @(posedge CLK)
begin
if(EN)
begin
if(! tempa)
begin tempa<=1;
case(counta)
0:begin numa<=agreen;LAMPA<=2;counta<=1;end 1:begin numa<=ayellow;LAMPA<=4;counta<=2;end 2:begin numa<=aleft;LAMPA<=1;counta<=3;end 3:begin numa<=ayellow;LAMPA<=4;counta<=4;end 4:begin numa<=ared;LAMPA<=8;counta<=0;end default:LAMPA<=8;
endcase
end
else
begin
if(numa>1) numa<=numa-1;
if(numa==2) tempa<=0;
end
end
else begin LAMPA<=8;counta<=0;end
end
always@(posedge CLK)
begin if (EN)
begin if(! tempb)
begin tempb<=1;
case(countb)
0:begin numb<=bred;LAMPB<=8;countb<=1;end 1:begin numb<=bgreen;LAMPB<=2;countb<=2;end 2:begin numb<=byellow;LAMPB<=4;countb<=3;end 3:begin numb<=bleft;LAMPB<=1;countb<=4;end 4:begin numb<=byellow;LAMPB<=4;countb<=0;end default:LAMPB<=8;
endcase
end
else
begin
if(numb>1) numb<=numb-1;
if(numb==2) tempb<=0;
end
end
else begin LAMPB<=8;countb<=0;end
end
Endmodule
（2）用Verilog HDL语言描述的显示译码模块bcd2.v如下图所示，仿真结果分别如图所示。
Module bcd2(D7,D6,D5,D4,D3,D2,D1,D0,a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2, e2,f2,g2);
input D7,D6,D5,D4,D3,D2,D1,D0;
output a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2;
reg a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2;
always@(D7 or D6 or D5 or D4 or D3 or D2 or D1 or D0)
begin case({D7,D6,D5,D4,D3,D2,D1,D0})
8'd0:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1111110; 8'd1:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_0110000; 8'd2:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1101101;
8'd4:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_0110011; 8'd5:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1011011; 8'd6:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1011111; 8'd7:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1110000; 8'd8:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1111111; 8'd9:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111110_1111011; 8'd10:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1111110; 8'd11:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_0110000; 8'd12:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1101101; 8'd13:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1111001; 8'd14:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_0110011; 8'd15:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1011011; 8'd16:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1011111; 8'd17:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1110000; 8'd18:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1111111; 8'd19:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110000_1111011; 8'd20:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1111110; 8'd21:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_0110000; 8'd22:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1101101; 8'd23:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1111001; 8'd24:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_0110011;
8'd26:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1011111; 8'd27:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1110000; 8'd28:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1111111; 8'd29:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1101101_1111011; 8'd30:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1111110; 8'd31:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_0110000; 8'd32:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1101101; 8'd33:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1111001; 8'd34:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_0110011; 8'd35:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1011011; 8'd36:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1011111; 8'd37:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1110000; 8'd38:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1111111; 8'd39:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b1111001_1111011; 8'd40:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1111110; 8'd41:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_0110000; 8'd42:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1101101; 8'd43:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1111001; 8'd44:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_0110011; 8'd45:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1011011; 8'd46:{a1,b1,c1,k1,e1,f1,g1,a2,b2,c2,k2,e2,f2,g2}=14'b0110011_1011111;
《管理信息系统》课程设计实验报告
《管理信息系统》课程设计实验报告 课程名称：管理信息系统 指导老师： ******* 院系：商学院 专业班级： ******** 姓名： ******** 学号： ******** 实验日期： 2011.7.11 实验地点：一机房
《管理信息系统》课程设计任务书 一．课程设计目的及意义： 《管理信息系统》课程设计是在完成《管理信息系统》课程学习之后的一次实践性教 学，是本课程理论知识的一次综合运用。通过本课程设计，能够进一步加深对信息、信息系 统、管理信息系统等基础理论知识的理解，能初步掌握结构化的生命周期法、面向对象法等 系统工程方法，进一步加强熟练应用管理信息系统的操作技能，并能够借助于管理信息系统 解决实际问题。 二．课程设计要求： 1．本课程设计时间为一周。 2．本课程设计以教学班为单位进行上机操作及实验。 3．按照任务要求完成课程设计内容。 三．课程设计任务要求： 1．任务内容：进入山东轻工业学院主页，在“网络资源”区域进入“网络教学平台”，输入各自的用户名和密码（学生学号及密码），进入本网络教学平台系统，在充分熟悉本系统 的前提下，完成下列任务要求。 2．任务要求： ①按照课程讲解的系统分析步骤和理论对本系统进行系统分析。 ②绘制不少于 3 个的主要业务流程图。 ③描述上述主要业务流程图的逻辑处理功能。 ④分析本系统的优缺点，提出改进意见，并描述改进的逻辑处理功能，绘制业务流 程图。 四．课程设计评分标准： 按照《管理信息系统课程设计大纲》的要求，本课程 1 学分，采用百分制计分，其中 任务要求②占30 分，任务要求③占30 分，任务要求④占30 分，考勤及实践表现占10 分。五．本课程设计自2011 年 6 月 27 日至 2011 年 7 月 1 日。
基于Libero的数字逻辑设计仿真和验证实验报告(实验1)
实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B;
assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y);
数字钟设计报告——数字电路实验报告
. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３
数字钟设计报告——数字电路实验报告
数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３
系统设计实验报告
系统设计实验报告——远程在线考试系统
目录软件需求说明书························1 引言··························· 1．1编写目的······················· 1．2背景························· 1．3定义························· 1．4参考资料······················· 2 程序系统的结构························ 3 程序设计说明·························
1引言 1．1编写目的 本文档的编写目的是为远程在线考试系统项目的设计提供： a．系统的结构、设计说明； b．程序设计说明； c. 程序（标识符）设计说明 1．2背景 随着网络技术的飞速发展，现在很多的大学及社会上其它的培训部门都已经开设了远程教育，并通过计算机网络实现异地教育。但是，远程教育软件的开发，就目前来说，还是处于起步的阶段。因此，构建一个远程在线考试系统，还是有很大的实际意义的。 根据用户提出的需求，本项目组承接该系统的开发工作 a．开发软件系统的名称：远程在线考试系统 b．本项目的任务提出者：福州大学软件学院 c．用户：各类大专院校学校、中小学校。 1．3定义 远程在线考试系统 远程在线考试系统是基于用Browser/Web模式下的，可以实现考试题库管理、多用户在线考试、自动阅卷功能的系统。
1．4参考资料 ?GB 8566 计算机软件开发规范 ?GB 8567 计算机软件产品开发文件编制指南?软件设计标准
数字逻辑实验报告。编码器
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
数字电路实验报告
数字电路实验报告 姓名：张珂 班级：10级8班 学号：2010302540224
实验一：组合逻辑电路分析一．实验用集成电路引脚图 1．74LS00集成电路 2．74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下：
U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。 真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析： 由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。 2、密码锁问题： 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下： U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下： 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析： 由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。
北京邮电大学数字电路实验报告
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
华中科技大学数字逻辑实验报告
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
数字电子钟课程设计实验报告
中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计任务书2016/2017 学年第一学期 学生姓名：张涛学号： 李子鹏学号： 课程设计题目：数字电子钟的设计 起迄日期：2017年1月4日～2017年7月10日 课程设计地点：科学楼 指导教师：姚爱琴 2017年月日 课程设计任务书
中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计开题报告2016/2017 学年第一学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号：
指导教师：姚爱琴 2017 年 1 月 6 日 中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计说明书2016/2017 学年第二学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号： 指导教师：姚爱琴 2017 年月日
目录 1 引言 (6) 2 数字电子钟设计方案 (6) 2.1 数字计时器的设计思想 (6) 2.2数字电路设计及元器件参数选择 (6) 2.2.2 时、分、秒计数器 (7) 2.2.3 计数显示电路 (8) 2.2.5 整点报时电路 (10) 2.2.6 总体电路 (10) 2.3 安装与调试 (11) 2.3.1 数字电子钟PCB图 (11) 3 设计单元原理说明 (11) 3.1 555定时器原理 (12) 3.2 计数器原理 (12) 3.3 译码和数码显示电路原理 (12) 3.4 校时电路原理 (12) 4 心得与体会 (12) 1 引言 数字钟是一种用数字电子技术实现时，分，秒计时的装置，具有较高的准确性和直观性等各方面的优势，而得到广泛的应用。此次设计数字电子钟是为了了解数字钟的原理，在设计数字电子钟的过程中，用数字电子技术的理论和制作实践相结合，进一步加深数字电子技术课程知识的理解和应用，同时学会使用Multisim电子设计软件。 2数字电子钟设计方案 2.1 数字计时器的设计思想 要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来。 值得注意的是：任何记时装置都有误差，因此应考虑校准时间电路。校时电路一般
数字秒表的设计与实现实验报告
电子科技大学《数字秒表课程设计》 姓名: xxx 学号： 学院： 指导老师：xx
摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词：FPGA, VHDL, EDA, 数字秒表
目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)
第一章引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。
操作系统课程设计实验报告
河北大学工商学院 课程设计 题目：操作系统课程设计 学部信息学部 学科门类电气信息 专业计算机 学号2011482370 姓名耿雪涛 指导教师朱亮 2013 年6月19日
主要内容 一、设计目的 通过模拟操作系统的实现，加深对操作系统工作原理理解，进一步了解操作系统的实现方法，并可练习合作完成系统的团队精神和提高程序设计能力。 二、设计思想 实现一个模拟操作系统，使用VB、VC、CB等windows环境下的程序设计语言，以借助这些语言环境来模拟硬件的一些并行工作。模拟采用多道程序设计方法的单用户操作系统，该操作系统包括进程管理、存储管理、设备管理、文件管理和用户接口四部分。 设计模板如下图： 注：本人主要涉及设备管理模块
三、设计要求 设备管理主要包括设备的分配和回收。 ⑴模拟系统中有A、B、C三种独占型设备，A设备1个，B设备2个，C设备2个。 ⑵采用死锁的预防方法来处理申请独占设备可能造成的死锁。 ⑶屏幕显示 注：屏幕显示要求包括：每个设备是否被使用，哪个进程在使用该设备，哪些进程在等待使用该设备。 设备管理模块详细设计 一、设备管理的任务 I/O设备是按照用户的请求，控制设备的各种操作，用于完成I/O 设备与内存之间的数据交换（包括设备的分配与回收，设备的驱动管理等），最终完成用户的I/O请求，并且I/O设备为用户提供了使用外部设备的接口，可以满足用户的需求。 二、设备管理函数的详细描述 1、检查设备是否可用（主要代码） public bool JudgeDevice(DeviceType type) { bool str = false; switch (type) { case DeviceType.a: {
数字逻辑实验报告(数字时钟设计)
数字逻辑实验报告
实验三、综合实验电路 一、实验目的： 通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。 二、实验原理： 根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路 三、实验设备与器件： 主机与实验箱 四、实验内容： （1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟， 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 （2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时 的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。 （3）实验设计流程：
（4）输入输出表： （5）各个功能模块的实现： A、计时功能模块的实现（电路图及说明）秒表部分及说明
说明：该部分是实现功能正常计时中的秒部分的计时工作。如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。 注解：第一个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明：
数字电路组合逻辑电路设计实验报告
数字电路组合逻辑电路设 计实验报告 The Standardization Office was revised on the afternoon of December 13, 2020
实验三组合逻辑电路设计（含门电路功能测试）
一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测
出门电路的输出响应。动态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。
数字逻辑设计实验报告-实验13教材
浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
(3)组合输出信号 (4)配置管脚 (5)下载到FPGA
(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
北邮-数字电路与逻辑设计实验-实验报告(上)
北京邮电大学电路实验中心<数字电路与逻辑设计实验（上）> 实 验 报 告 班级： xxxx 学院： xxx 实验室： xxx 审阅教师：姓名（班内序号）： xxx 学号： xxx 实验时间： xxx 评定成绩：
目录 实验1 Quartus II 原理图输入法设计与实现 (3) 一、实验目的 (3) 二、实验所用器材 (3) 三、实验任务要求 (3) 四、实验原理图 (3) 五、实验仿真波形图及分析 (4) 实验2 用VHDL 设计与实现组合逻辑电路 (5) 一、实验目的 (5) 二、实验所用器材 (5) 三、实验任务要求 (5) 四、VHDL代码 (5) 五、实验仿真波形图及分析 (7) 实验3 用VHDL 设计与实现时序逻辑电路 (8) 一、实验目的 (8) 二、实验所用器材 (8) 三、实验任务要求 (8) 四、模块端口说明及连接图 (8) 五、VHDL代码 (9) 六、实验仿真波形图及分析 (10) 实验4 用VHDL 设计与实现数码管动态扫描控制器 (10) 一、实验目的 (10) 二、实验所用器材 (11) 三、实验任务要求 (11) 四、模块端口说明及连接图 (11) 五、VHDL代码 (11) 六、实验仿真波形图及分析 (15) 故障及问题分析 (16) 总结和结论 (17)
实验1 Quartus II 原理图输入法设计与实现 一、实验目的 （1）熟悉用Quartus II原理图输入法进行电路设计和仿真； （2）掌握Quartus II 图形模块单元的生成与调用； （3）熟悉实验板的使用。 二、实验所用器材 （1）计算机； （2）直流稳压电源； （3）数字系统与逻辑设计实验开发板。 三、实验任务要求 （1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 （2）用（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 （3）用3线-8线译码器（74LS138）和逻辑门设计实现函数+CBA，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 四、实验原理图 （1）半加器原理图 （2）全加器原理图
数字系统设计软件实验报告
实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。
③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：
⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：
2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin
EDA数字逻辑实验报告
实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日
一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。 4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连 线，验证代码的正确性。 6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ，写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分 配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++=
中山大学数字电路与逻辑设计实验报告
中山大学数字电路与逻辑设计实验报告 院系信息科学与技术学院学号 专业计算机科学类实验人 3、实验题目：AU(Arithmetic Unit,算术单元）设计。 实验内容： 设计一个半加半减器，输入为 S、A、B,其中S为功能选择口。当S=0时，输出A+B及进位；当S=1时，输出A-B及借位。 S 输入1 输入2 输出Y 进/借位Cn 0 A B A+B 进位 1 A B A-B 借位 利用三种方法实现。 （1）利用卡诺图简化后只使用门电路实现。 （2）使用74LS138实现。 （3）使用74LS151实现，可分两次单独记录和/差结果、进位借位结果或使用两块74LS151实现。 实验分析： 真值表 S A B Y Cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 0 0 1 0 1 1 1 1 1 0 1 0 1 1 1 0 0 卡诺图： S AB 0 1 通过卡诺图可得：Y=A B+A B 00 01 11 100 0 1 1 0 0 1 1
S AB 0 1 00 Cn=AB S +A BS 01 =(A S +A S)B 11 10 实验设计： （1）利用门电路实现。 ①利用74LS197的八进制输出端Q1、Q2、Q3作为B 、A 、S 的输入。 ②用异或门74LS86实现输出Y. ③用74LS86实现A ⊕B ，再用74LS08与B 实现与门。 （2）利用74LS138实现 ①将74LS197的Q3、Q2、Q1作为74LS138的S2、S1、S0输入，G2A 、G2B 接低电平，G1接高电平。 ②将74LS138的Y1、Y5、Y2、Y6利用74LS20实现与非门作为输出Y 。 ③ 将74LS138的Y3、Y5利用74LS00实现与非门作为输出Cn 。 0 0 0 1 1 0 0 0
数字电路与系统设计实验报告
数字电路与系统设计实验报告 学院： 班级： 姓名：
实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系
（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。
实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表