数字集成电路设计实验--反相器

数字集成电路设计实验

——反相器电路实验

系部名称：电子工程学院

班级：微电子07

学生姓名：

班内序号：

学号：

一、S-EDIT原理图绘制：

二、T-SPICE：

2.1程序：

* SPICE netlist written by S-Edit Win32 7.03

* Written on Nov 19, 2010 at 12:11:51

* Waveform probing commands

.probe

.options probefilename="not_gate.dat"

+ probesdbfile="D:\Tanner\tanner\TSpice70\fei\not_gate.sdb"

+ probetopmodule="Module0"

* Main circuit: Module0

M1 output in Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 output in Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u v3 Vdd Gnd 5.0

v4 in Gnd pulse(0.0 5.0 0 2n 2n 100n 200n)

.include "D:\Tanner\tanner\TSpice70\models\ml2_125.md" .tran/op 5n 600n method=bdf

.print tran v(in) v(output)

End of main circuit: Module0

2.2仿真报告:

三、T-SPICE仿真结果

3.1瞬态分析：

50 100

150

200

250

300

350

400

450

500

550

600

Time (ns)

0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

4.5

5.0

V o l t a g e (V )

v(o utpu t)

M od ule0

50 100

150

200

250

300

350

400

450

500

550

600

Time (ns)

0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

4.5

5.0

V o l t a g e (V )

v(i n)

M od ule0

3.2直流分析：

0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

4.5

5.0

v4 (V)

0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

4.5

5.0

V o l t a g e (V )

v (ou tp ut )

Module0

0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

4.5

5.0

v4 (V) 0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

4.5

5.0

V o l t a g e (V )

v(o utpu t)

Module0

0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

4.5

5.0

v4 (V)

0.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

4.0

4.5

5.0

V o l t a g e (V )

v(i n)

Module0