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TTL与CMOS比较

TTL与CMOS比较
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第十章 數位邏輯實習 10-1 邏輯閘電氣特性: 1.電壓與電流的參數:

為了確保個家數位IC 製造廠商的產品能夠在電路中相互使用,所以必須規定一些電氣規格,提供廠商製造時的依據及使用者使用時的參考條件。表10-1為標準型TTL 及CMOS 邏輯的電壓與電流參數規格表,在IC 規格表中,流入邏輯閘的電流為正值,而從邏輯閘流出的電流為負值。說明如下:

(1)V IH : 使邏輯電路能辨認為邏輯「1」的最低輸入電壓。TTL 的V IH(min)=2.0V 。 (2)V IL : 使邏輯電路能辨認為邏輯「0」的最高輸入電壓。TTL 的V IL(max)=0.8V 。 (3)V OH : 邏輯電路輸出端為邏輯「l 」時的最低輸出電壓。TTL 的V OH(min)=2.4V 。 (4)V OL : 邏輯電路輸出端為邏輯「0」時的最高輸出電壓。TTL 的V OL(max)=0.4V 。 (5)I IH : 輸入電壓為V IH 的時候,自輸入端流入的電流。TTL 的I IH(max)=40uA 。 (6)I IL : 輸入電壓為V IL 的時候,自輸入端流出的電流。TTL 的I IL(max)=-1.6mA 。 (7)I OH : 輸出電壓為V OH 的時候,自輸出端流出的電流。TTL 的I OH(max)=-400uA 。 (8)I OL : 輸出電壓為V OL 的時候,自輸出端流入的電流。TTL 的I OL(max)=16mA 。 (9)V T

: 臨限電壓或稱為轉態電壓(V C ),輸入端和輸出端相等時的電壓。 V T =

2

V V OL OH +,故TTL 的V T =24

.04.2+=1.4V

CMOS 的V T =

2

V DD +=0.5V DD 。 (10)V SW : 稱為邏輯擺幅,V SW =V OH -V OL ,此值愈大愈好。

解析: 標準型TTL 的 2IH IL 所以其輸入值高、低準位差為2-0.8=1.2V 故答案選(B)

解析:因V C =V V OL OH +=4

.04.2+=1.4V ,故答案選(B)

2.雜訊邊限:

(1)雜訊邊限(Noise Margin ,簡稱V NM ):是指在不改變輸出端邏輯準位時,輸入端所能容忍最大雜訊電壓。如圖10-1所示,雜訊邊限分成兩項討論:

○1 高準位雜訊邊限 (m i n

)(m

N H O H I H V V V =- ○2 低準位雜訊邊限 (m a x

)(m

N L I L O L V V V =-

而雜訊邊限V NM 以取兩者較小者為之,即V NM =min (V NH ,V NL )。

(2)如圖10-1所示,當輸入電壓介於V IL(max)~V I H(min)之間時,將造成邏輯閘無法辨認

的範圍(不確定區),而引起誤動作或無法驅動次一級的邏輯閘。

(3)當雜訊電壓小於V NM 時,並不會影響輸入的邏輯狀態。反之,雜訊電壓大於V NM

時,將使輸入邏輯狀態進入無法辨認的範圍(不確定區)。故雜訊邊限愈大受雜訊干

解析: V NH =V OH -V IH =2.4V -2.0V =0.4V

V NL =V IL -V OL =0.8V -0.4V =0.4V 其雜訊電壓為0.4V

解析:V NH =V OH -V IH =V DD -0.7V DD =0.3V DD V NL =V IL -V OL

=0.3V DD -0V =0.3V DD

故V NM =0.3V DD =0.3×10V =3V

解析:在標準TTL 邏輯中,輸入端在2V~0.8V 為無法判別之範圍。 故答案選(B)。

3. 扇出(Fan Out)數與扇入(Fan In)數

(1)扇出數:

表示一個邏輯閘的輸出端,在不影響輸出狀態下,所能驅動相同特性邏輯閘輸入端之總數目。其計算方法須依高態及低態兩種狀況去考量,並由輸出與輸入之電流比值求得,然後取高態及低態扇出數的最小值作為邏輯閘的扇出數。

(2)扇入數:

一般扇入數是指邏輯閘輸入端接腳的數目。例如:TTL IC7400含4個2輸入的NAND 閘,故每個NAND 閘的扇入數為2。

解析:已知標準型TTL 之I OH =-400uA , I IH =40u , I OL =l6mA ,I IL =-l.6mA

故N H =(max)IH (max)OH I I =40

400-=10 ﹐N L =(max)IL (max)OL I I =6.116

-=10

因N H = N L =10 ,所以其扇出為10

解析:

N H =

10

400-=40,N L = 18.016

=88

因N H < N L ,故其扇出數N =min(N H ,N L )=min(40,88)=40

4.功率消耗(P D ):

(1)一般是以工作週期為50%的脈波來定義,分別求出高態及低態的功率消耗,再取兩者的平均值,單位以毫瓦(mW)表示。 (2)邏輯閘功率消耗(P D )的計算:

若以V CC 表示邏輯閘電源電壓。P DH 表示在高態輸出時的功率消耗。P DL 表示在低

態輸出時的功率消耗。I CCH 表示在高態輸出時,電源提供的電流。I CCL 表示在低態輸出時,電源提供的電流。而(D.T.)表示脈波信號的工作週期。則邏輯閘的功率消耗(P D )為:

P D =P DH × (D.T.)+P DL × (1-D.T.)

=V CC × I CCH × (D.T.) + V CC × I CCL × (1-D.T.)

若(D.T.)=50%時,則 P D =V CC × I CCH × 21 + V CC × I CCL × 2

1 =2

I I V CCL CCH CC +?

(3)當工作頻率愈高,邏輯閘的功率消耗愈大。

D =V CC CCH CC CCL =5V × 2mA × 0.4 +5V × 3.6mA × (1-0.4)

=14.8mW 故答案選(C)

5.傳輸延遲時間( t pd ):

(1)當信號經由邏輯閘處理時,輸入與輸出之間必有一工作時間的延遲,稱為傳輸延遲時間( t pd )。

(2)因邏輯閘的輸出端由H →L 與L →H 的內部工作原理不同,故其延遲時間亦不同, 可分兩種:

PHL t :輸出從高準位轉換至低準位的延遲時間。 PLH t :輸出低高準位轉換至高準位的延遲時間。

而其計算的依據,是以輸入端完成50%的轉態與輸出端完成50%的轉態的時間差。如圖10-4所示。

(3)一般規格表中,t pd 是指PHL t 與PLH t 的平均值,即傳輸延遲時間 2

P

H

L P L H

pd t t t +=

(4)傳輸延遲時間 pd t 愈小,表示電路動作速度愈快,愈能工作於高頻。 (5)邏輯電路輸入信號或時脈的最大頻率約為:

)Hz (t 35

.0f pd (max) ≒

(6)決定轉換速度快慢的因素:

1 BJT 快於MOSFET ○

2 非飽和型元件快於飽和型 ○

3 電子移動速率快於電洞 ○

4 高功率型的IC 快於低功率型

解析:最差狀況下的傳輸延遲就是延遲時間最大的情況,可由每一個輸入端往輸出端計

算延遲時間的大小,並找出最大者,即為所求。由圖中可知 X 1→F :t pd =10+20+30=60ns X 2→F :t pd =10+20+30=60ns X 3→F :t pd =20+30=50ns X 4→F :t pd =10+30=40ns X 5→F :t pd =10+30=40ns

故最差狀況是從X1或X2到輸出端F ,所造成的延遲時間60ns 最久,答案選(C)。

解析:邏輯閘的平均延遲時間為t pd =

2t t PLH PHL +=2

3

5+=4 ns 且由電路中可知,從輸入到輸出的路徑中,以經過4個邏輯閘的延遲最久,即電

路需經過 4 × 4ns =16ns 後才能輸出脈波。 故答案選(B)。

6.延遲-功率乘積:

(1)一般選擇數位積體電路時,需要考量到傳輸延遲時間(速度)與功率消耗的問題,但因速度要快(傳輸延遲時間小),必造成功率消耗的提高,若選擇消耗功率低者又造成傳輸延遲時間的增加,二者之間有著無法割捨的衝突,故為了做好選擇,可以「延遲-功率乘積」作為比較數位積體電路的基本條件。其單位為微微焦耳(pJ)。 (2)其值愈小愈好。CMOS 電路的延遲-功率乘積遠小於TTL 電路。

立即練習

(C)1. 將電位為1.5V 的電壓加到TTL 系列NOT 閘的輸入端上,則輸出端的邏輯狀態為

(A)高態 (B)低態 (C)無法確定 (D)閘會燒掉。

(D)2. CMOS 的雜訊容忍度為 (A)400mV (B)800mV (C)1.2V (D)1.5V 。(V DD 為5V) (C)3. 如下表為某一邏輯閘的輸入/輸出特性,則此閘的雜訊邊限(Noise Margin)為

(A)1.2V (B)0.8V (C)0.4V (D)0.2V 。

(A)4. OL OH IH IL ,則其扇出數

(FAN -OUT)為:(A)10 (B)20 (C)40 (D)80 。

(B)5. TTL 邏輯電路中,低位準信號的雜訊免疫大小電壓為 (A)0.2 V olt (B)0.4V olt (C)0.8 V olt (D)以上皆非。

(A)6. TTL 邏輯電路中,高位準信號的雜訊免疫大小電壓為 (A)0.4 V olt (B)0.8V olt

(C)2.0 V olt (D)2.4 V olt 。

(C)7. 於下圖所示的電路中,同時加上穩定的信號,假設互斥或閘XOR 有20nsec 的傳

播延遲,而AND ,OR 閘皆有15nsec 的傳播延遲,試問至少需要多久才可在各輸出端得到正確,穩定的信號? (A) 40nsec (B)45nsec (C)50nsec (D)60nsec 。

(A)8. 設某一型74系列IC,其輸出入電流I OL(min)=16mA,I OH(min)=400uA,I IL(max)

=2mA,I IH(max)=40uA,輸出端可以扇出多少個同型之輸入端:(A)8(B)10

(C)18(D)50(E)5 。

(A)9. 標準電晶體邏輯閘(TTL)的扇出可以負載幾個標準TTL的扇入:

(A)10 (B)8 (C)5 (D)2。

歷屆試題

(B)1. 某一邏輯閘的輸入/輸出特性如圖所示,則此邏輯閘的扇出能力(Fanout)為(A)12

(B)10 (C)8 (D)6 (80中夜二專)

(C)2. 承上題,此閘的雜訊邊限(Noise Margin)為(A)1.2V(B)0.8V(C)0.4V(D)0.2V。(B)3. 下列有關邏輯閘的敘述,何者錯誤?(A)TTL邏輯族中,54XXX為軍用產品,其

工作溫度與電源供應的範圍,較74XXX工業用產品廣泛(B)雜訊邊限(Noise

Margin)是指輸出端所能容忍的最大雜訊電壓(C)扇出數(Fan Out)是指邏輯閘所

能推動的同型邏輯閘輸入的數目(D)射及耦合邏輯族(ECL)因內部電晶體工作在不飽和區,故交換速度快,傳遞延遲時間短(E)74XXX系列的工作溫度為0℃~70℃。(80四技工專)

(B)4. 下圖中,若邏輯閘A之特性I OH=600uA,I OL=-3.0mA,邏輯閘B之特性I IH=

-50uA,I IL=0.5mA,假設所要連接的閘B特性皆相同,則閘A之扇出數為:

(A)12個(B)6個(C)5個(D)8個。(四技二專)

(C)5. 假設一個反相器從輸入到輸出其延遲時間10ns,及閘延遲時間8ns,現在有一個

及閘,電路圖如下,假若V1接上2個反相器,V2接上3個反相器,則可期望的輸出最慢約:(A)18ns(B)28ns(C)38ns(D)48ns 。(夜二專)

(A)6. 某邏輯族之最高V OL=0.3V,最低V OH=2.4V,最高V IL=0.7V,最低V IH=2V,

則其低階之輸入訊號的雜訊容度(nisoe margin)為:(A)0.4V (B)1.3V (C)1.7V

(D)2.1V。(夜二專)

(B)7. 如果邏輯閘所接的扇出(Fan Out)數超過規定時會發生什麼現象? (A)IC會燒毀

(B)得不到正確的Hi輸出(C)得不到正確的Lo輸出(D)會有雜訊號產生(E)

以上皆非。(67師大) (D)8. 假設一TTL邏輯族之最小高準位輸入電壓V IH,min=2V,最大低準位輸入電壓

V IL,max=0.8V,最小高準位輸出電壓V OH,min=2.4V,最大低準位輸出電壓V OL,max =0.4V,試求其高態雜訊邊界V NH與低態雜訊邊界V NL值分別為何? (A) V NH

=1.2V,V NL=2 V (B) V NH=1.6 V,V NL=1.6 V (C) V NH=0.4 V,V NL=0.8 V

(D) V NH=0.4 V,V NL=0.4 V。(90電子四技) (C)9. 若以TTL1推動TTL2時,而TTL1之特性為:I IL=1.6mA,I IH=40uA,I OL=16mA,

I OH=0.4mA,而TTL2之特性為:I IL=0.4mA,I IH=20uA,I OL=4mA,I OH=0.4mA,

則TTL1之最大扇出數為何? (A)5 (B)10 (C)20 (D)40 個。(87電子四技) (B)10. 有一TTL閘的電氣規格為:I IH=40uA,I OH=-500uA,I IL=-1.6mA及I OL=

16mA。此邏輯閘最佳扇出數(Fan out)為(A)5 (B)10 (C)15 (D)20 (80電子保甄)

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