8086的引脚功能以及基本知识

8086微处理器由哪几部分组成？各部分的功能是什么？

【解】：按功能可分为两部分：总线接口单元BIU（Bus Interface Unit）和执行单元EU （Execution Unit）。

总线接口单元BIU是8086 CPU在存储器和I/O设备之间的接口部件，负责对全部引脚的操作，即8086对存储器和I/O设备的所有操作都是由BIU完成的。所有对外部总线的操作都必须有正确的地址和适当的控制信号，BIU中的各部件主要是围绕这个目标设计的。它提供了16位双向数据总线、20位地址总线和若干条控制总线。

其具体任务是：负责从内存单元中预取指令，并将它们送到指令队列缓冲器暂存。CPU执行指令时，总线接口单元要配合执行单元，从指定的内存单元或I/O端口中取出数据传送给执行单元，或者把执行单元的处理结果传送到指定的内存单元或I/O端口中。

执行单元EU中包含1个16位的运算器ALU、8个16位的寄存器、1个16位标志寄存器FR、1个运算暂存器和执行单元的控制电路。这个单元进行所有指令的解释和执行，同时管理上述有关的寄存器。EU对指令的执行是从取指令操作码开始的，它从总线接口单元的指令队列缓冲器中每次取一个字节。如果指令队列缓冲器中是空的，那么EU就要等待BIU 通过外部总线从存储器中取得指令并送到EU，通过译码电路分析，发出相应控制命令，控制ALU数据总线中数据的流向。

8086的基本总线周期为4个时钟周期，每个时钟周期间隔称为一个T状态

T1 状态：BIU（总线接口部件）将RAM或I/O地址放在地址/数据复用总线（A/D）上。T2 状态：读总线周期：A/D总线为接收数据做准备。改变线路的方向。写总线周期：A/D 总线上形成待写的数据，且保持到总线周期的结束(T4)。

T3, T4:对于读或写总线周期，AD总线上均为数据。

还有插入等待周期Tw: 当RAM或I/O接口速度不够时，T3与T4 之间可插入等待状态Tw 。

Ti : 当BIU无访问操作数和取指令的任务时，8086不执行总线操作，总线周期处于空闲状态Ti 。

在最小模式中引脚定义

AD15～AD0（Address Data Bus）：16位地址/数据总线，分时复用。传输地址时三态输出，传输数据时三态双向输入/输出。

在总线周期T1状态，CPU在这些引脚上输出存储器或I/O端口的地址、在T2～T4状态，用来传送数据、在中断响应及系统总线“保持响应”周期一，AD15～AD0被置成高阻状态。

A19/S6～A16/S3（Address/Status）：地址/状态线，三态，输出，分时复用。

在T1状态作地址线用，A19～A16与A15～A0一起构成20位物理地址，可访问存储器1M字节。当CPU访问I/O短口时，A19～A16为“0”、在T2～T4状态作状态线用，S6～S3输出状态信息。

BHE/S7（Bus High Enable/Status）：高8位数据线允许/状态信号，三态输出，低电平有效。

16位数据传送时在T1状态，用BHE指出高8位数据总线上数据有效，用AD0地址线指出低8位数据线上数据有效。在T2～T4状态S7输出状态信息，在“保持响应”周期被置成高阻状态。

MN/MX（Minimun/Maximun）：最小/最大工作模式选择信号，输入。

当MN/MX接+5V时，CPU工作在最小模式，当MN/MX接地时，CPU工作在最大模式。

RD（Read）：读选通信号，三态，输出，低电平有效。

由M/IO信号区分读存储器或I/O端口，在读总线周期的T1、T2、TW状态，RD为低电平。在“保持响应”周期，被置成高阻状态。

WR（Write）：写选通信号，三态，输出，低电平有效。

由M/IO信号区分写存储器或I/O端口，在读总线周期的T1、T2、TW状态，WR为低电平。在DMA方式时，被置成高阻状态。

M/IO（Memory/Input and Output）：存储器或I/O端口控制信号，三态，输出。

M/IO信号为高电平时，表示CPU正在访问存储器，信号为低电平时，表示CPU正在访问I/O端口。一般在前一个总线周期的T4状态，有效，直到本周期的T4状态为止。在DMA方式时，M/IO置为高阻状态。

ALE（Address Latch Enable）：地址锁存允许信号，输出，高电平有效。

作地址锁存器8282/8283的片选信号。

DEN（Data Enable）：数据允许信号，输出，低电平有效。

在最小模式系统中，有时利用数据收发器8286/8287来增加数据驱动能力，DEN用来作数据收发器8286/8287的输出允许信号。在DMA工作方式时，被置成高阻状态。

DT/R（Data Transmit/Receive）：数据发送/收发控制信号，三态，输出。

DT/R用来控制数据收发器8286/8287的数据传送方向。

READY（Ready）：准备就绪信号，输入，高电平有效。

在T3状态结束后CPU插入一个或几个TW暂停状态，直到READY信号有效后，才进入T4状态，完成数据传送过程。

RESET（Reset）：复位信号，输入，高电平有效。

CPU收到复位信号后，停止现行操作，并初始化段寄存器DS、SS、ES，标志寄存器PSW，指令指针IP和指令队列，而使CS=FFFFH。RESET信号至少保持4个时钟周期以上的高电平，当它变成低电平时，CPU执行重启动过程，8086/8088将从地址FFFF0H开始执行指令。

INTR（Interrupt Request）：可屏蔽中断请求信号，输入，电平触发，高电平有效。

当外设接口向CPU发出中断申请时，INTR信号变成高电平。

INTA（Interrupt Acknowledge）：中断响应信号，输出，低电平有效。

在中断响应总线周期T2、T3、TW状态，CPU发出两个INTA负脉冲，第一个负脉冲通知外设接口已响应它的中断请求，外设接口收到第二个负脉冲信号后，向数据总线沙锅内放中断类型号。

NMI（Non —Maskable Interrupt Request）：不可屏蔽中断请求信号，输入，边沿触发，正跳变有效。

此类中断请求不受中断允许标志位IF的影响，也不能用软件进行屏蔽。一旦收到信号，在当前指令执行完后，自动引起类型2中断。经常处理电源掉点的紧急情况。

TEST（Test）：测试信号，输入，低电平有效。

HOLD（Hold Request）：总线保持请求信号，输入，高电平有效。

HLDA（Hold Acknowledge）：总线保持响应信号，输入，高电平有效。

CLK（Clock）：时钟信号，输入。

VCC（+5V），GND（地）

在最大模式中引脚定义

S2～S0（Bus Cycle Status）：总线周期状态信号，三态，输出。

在最大模式系统中，由CPU传送给总线控制器8288，8288编译后产生相应的控制信号代替CPU输出。

LOCK（Lock）：总线封锁信号，三态，输出，低电平有效。

它有效时，CPU不允许外部其它总线主控者获得对总线的控制权。在DMA期间，它置于高阻状态。

RQ/GT0、RQ/GT1（Request/Grant）：总线请求信号输入/总线请求允许信号输出双向，低电平有效。

前者比后者有较高的优先权。

QS1、QS0（Instruction Queue Ststus）：指令队列状态信号，输出，高电平有效。

用来指示CPU中指令队列当前的状态，以便外部对8086/8088CPU内部指令队列的动作跟踪。

8086引脚

第5章 8086CPU系统、总线操作和时 序 第一节 8086的引脚信号与功能 本讲重点：8086/8088CPU的两种工作模式，8086/8088CPU的外部结构，即引脚信号及其功能。 讲授内容： 一、 8086/8088微处理器工作模式及外部结构 1．8086/8088CPU的两种工作模式 为了适应各种使用场合，在设计8088/8086CPU芯片时，就考虑了其应能够使它工作在两种模式下，即最小模式与最大模式。 所谓最小模式，就是系统中只有一个8088/8086微处理器，在这种情况下，所有的总线控制信号，都是直接由8088/8086CPU产生的，系统中的总线控制逻辑电路被减到最少，该模式适用于规模较小的微机应用系统。 最大模式是相对于最小模式而言的，最大模式用在中、大规模的微机应用系统中，在最大模式下，系统中至少包含两个微处理器，其中一个为主处理器，即8086/8086CPU，其它的微处理器称之为协处理器，它们是协助主处理器工作的。 与8088/8086CPU配合工作的协处理器有两类，一类是数值协处理器8087 另一类是输入/输出协处理器8089。 8087是一种专用于数值运算的协处理器，它能实现多种类型的数值运算，如高精度的整型和浮点型数值运算，超越函数（三角函数、对数函数）的计算等，这些运算若用软件的方法来实现，将耗费大量的机器时间。换句话说，引入了8087协处理器，就是把软件功能硬件化，可以大大提高主处理器的运行速度。 8089协处理器，在原理上有点象带有两个DMA通道的处理器，它有一套专门用于输入/输出操作的指令系统，但是8089又和DMA控制器不同，它可以直接为输入/输出设备服务，使主处理器不再承担这类工作。所以，在系统中增加8089协处理器之后，会明显提高主处理器的效率，尤其是在输入/输出操作比较频繁的系统中。

8086 8088 引脚图+内部组成框图

8086（16位）/8088（准16位）引脚图及内部组成框图 ◆8086/8088外部结构： ——表现为数量有限的输入/输出引脚（构成了处理器级总线）。 ——均为40引脚。 ◆8086/8088内部组成: EU执行单元和BIU总线接口单元两个独立单元组成。 ?EU execution unit →不直接与外部打交道。 ?BIU bus interface unit→负责与外部存储器和I/O端 口交换数据。 ?EU的任务：负责执行所有指令、给BIU单元提供地 址信息和数据信息、管理通用寄存器、标 志寄存器。 ?BIU的任务：负责执行所有的外部总线周期。 取指令：从存储器指定地址取出指令送入指令队列排队 等待EU控制器按顺序执行。 执行指令：根据EU命令对指定存储单元或I/O端口 存取数据。

8086与8088主要区别: 内部指令队列缓冲器大小不同和外部数据总线位数不同[内部] ?内部ALU数据总线根数相同。 →都具有16位数据总线。可处理8位的或16位的数据。 ?内部Q总线根数相同。 →都具有8位的指令队列总线Q总线。 ?内部指令队列缓冲器大小不同。 8086 →可容纳6个字节，且在每一个总线周期从存储器可以取出 2个字节的指令代码填入指令队列。 8088 →只能容纳4个字节，且在每一个总线周期从存储器只能取 出1个字节的指令代码填入指令队列。 [外部] ?外部地址总线根数相同。 →都有20根地址总线。 直接寻址1M字节存储器：202=1M 直接寻址64K个I/O端口（寄存器）：162=64K ?外部数据总线位数不同。 8086外部→16根数据总线。 8088外部→8根数据总线。

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74系列芯片引脚图资料大全 作者:佚名来源:本站原创点击数:57276 更新时间：2007年07月26日【字体：大中小】 为了方便大家我收集了下列74系列芯片的引脚图资料，如还有需要请上电子论坛https://www.wendangku.net/doc/f918984204.html,/b bs/ 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373

反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门74LS125 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND

74系列芯片引脚图

74系列芯片引脚图、功能、名称、资料大全（含74LS、74HC等），特别推荐为了方便大家，我收集了下列74系列芯片的引脚图资料。 说明：本资料分3部分：（一）、TXT文档，（二）、图片，（三）、功能、名称、资料。 （一）、TXT文档 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门 LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373

反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘

1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门 74LS125 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND Vcc -G B1 B2 B3 B4 B8 B6 B7 B8 ┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐ 8位总线驱动器 74LS245 │20 19 18 17 16 15 14 13 12 11│ ）│ DIR=1 A=>B │ 1 2 3 4 5 6 7 8 9 10│ DIR=0 B=>A └┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘ DIR A1 A2 A3 A4 A5 A6 A7 A8 GND

第二章8086习题答案

微机原理第二章习题与分析解答 1．单项选择题 （1）8086工作最大方式时应将引脚MN/MX接（） A．负电源 B.正电源 C.地 D.浮空 分析：8086规定工作在最小方式下MN/MX接+5V，工作在最大方式下MN/MX 接地。 答案：C （2）8086能寻址内存储器的最大地址范围为（） A．64KB B.1MB C.16MB D.16KB 分析：8086有A 0~A 19 20条地址总线，220=1MB。 答案：B （3）在总线周期，8086CPU与外设需交换（） A．地址信息 B.数据信息 C.控制信息 D.A、B、C 分析在总线周期，CPU必须发出地址信息的控制信息以后，才能实现与外设进行交换数据。 答案：D （4）8086用哪种引脚信号来确定是访问内存还是访问外设（） A．RD B.WR C.M/IO D.INTA 分析：引脚信号M/IO是Memory or Input Output的缩写，当M/IO=0时，用以访问外设；当M/IO=1，用以访问外设。 答案：C （5）在8086指令系统中，下列哪种寻址方式不能表示存储器操作数（）A．基址变址寻址B.寄存器寻址C.直接寻址D.寄存器间接寻址 分析：8086指令系统共有七种寻址方式，只有立即寻址方式和寄存器寻址方式不是表示存储器操作数的。 答案：B （6）当CPU时钟频率为5MHz，则其总线周期（） A．0．8 s B.500ns C.200ns D.200μs 分析：时钟周期T=1/?=200ns,而一个总路线周期通常由4个T状态组成，有4╳T=4╳200ns=0.8μs. 答案：A （7）8086工作在最大方式下，总路线控制器使用芯片（） A．8282 B.8286 C.8284 D.8288 分析：在最大方式下，系统中主要控制信号是由总路线控制器产生，而只有芯片8288才有这方面的功能。 答案：D （8）取指令物理地址=（） A．（DS）╳10H+偏移地址 B.（ES）╳10H+偏移地址 C．（SS）╳10H+（SP） D.（CS）╳10H+（IP） 分析：每当8086CPU取指令时，总是根据CS：IP的所指的存贮单元去取指令。 答案：D （9）一个数据的有效地址是2140H、（DS）=1016H，则该数据所在内存单元

8086微处理器引脚

8086微处理器引脚（线）说明 ﹡8086/8088微处理器采用40条引线双列直插(DIP)封装。﹡ 8086/8088微处理器引线是对外前端总线及专用信号引线。 ﹡ 8086/8088微处理器引线，在逻辑上可分为3类：地址总线信号、数据总线信号、控制总线信号。还有一些专用信号：电源、地、时钟。 ﹡ 8086/8088采用引线分时复用技术，一条引线不同时间代表不同信号,解决引线不够问题。基本引脚信号 ﹡AD15～AD0（I/O,三态）：地址/数据复用引脚。 ﹡A19/S6 ～ A16/S3（O,三态）：地址/状态复用引脚。﹡BHE# /S7 （O,三态）:高字节允许/状态复用引脚。﹡NMI（In）：非屏蔽中断请求线，上升边触发。﹡INTR (In) ：可屏蔽中断请求线，高电平有效。﹡RD# (O,三态) ：读选通信号，低电平有效。﹡CLK (In) : 时钟信号，处理器基本定时脉冲。﹡RESET (In) :复位信号，高电平有效。 * WR# (O,三态)：写选通信号，低电平有效。﹡READY (In)：准备好信号，高电平有效。处理器与存储器及I/O接口速度同步的控制信号。﹡TEST# (In): 测试信号，低电平有效。处理器执行W AIT指令的控制信号。﹡MN/MX# (In):最大/最小工作模式选择信号。硬件设计者用来决定8086工作模式，MN/MX# =1 8086为最小模式， MN/MX# =0 8086为最大模式。﹡Vcc (In): 处理器的电源引脚，接 +5V电源。﹡GND :处理器的地线引脚，接系统地线 2）最小模式下的有关控制信号 ﹡INTA# (O) :最小模式下的中断响应信号。﹡ALE (O) :地址锁存允许信号。 ﹡DEN# (O,三态) ：数据总线缓冲器允许信号。 ﹡DT/R# (O,三态) ：数据总线缓冲器方向控制信号。﹡M/IO# (O,三态) ：存储器或I/O接口选择信号。﹡WR# (O,三态) ：写命令信号。﹡HOLD (In) : 总线请求信号。﹡HLDA (O) :总线请求响应信号。（3）最大模式下的有关控制信号 ﹡QS1、QS0 (O) :指令队列状态信号。表明8086当前指令队列的状态。﹡S2# ,S1# ,S0# (O,三态) :最大模式总线周期状态信号。作为总线控制器8288的输入信号，8288输出各种控制信号。 ﹡LOCK# (O,三态) :总线封锁信号。信号有效时不允许其他主控部件占用总线。 ﹡RQ#/GT#0, RQ#/GT#1 (I/O) :最大模式总线请求/总线响应信号，每条引线作为输入时是总线请求RQ信号，每条引线作为输出时是总线请求响应GT信号

8086和8088引脚图

? ?AD7～AD0（Address/Data）地址/数据分时复用引脚，双向、三态在第一个时钟周期输出存储器或I/O端口的低8位地址A7～A0，其他时间用于传送8位数据D7～D0 ?A15～A8（Address）中间8位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A8 ?A19/S6～A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态

?ALE（Address Latch Enable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7～AD0和A19/S6～A16/S3正在传送地址信息 ?IO/M*（Input and Output/Memory） I/O或存储器访问，输出、三态 ?WR*（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口 ?RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据 ?READY 存储器或I/O口就绪，输入、高电平有效 ?DEN*（Data Enable）数据允许，输出、三态、低电平有效?DT/R*（Data Transmit/Receive）数据发送/接收，输出、三态高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收） ?SS0*（System Status 0）最小组态模式下的状态输出信号?INTR（Interrupt Request）可屏蔽中断请求，输入、高电平有效 ?INTA*（Interrupt Acknowledge）可屏蔽中断响应，输出、低电平有效 ?NMI（Non-Maskable Interrupt）不可屏蔽中断请求，输入、上升沿有效 ?HOLD总线保持（即总线请求），输入、高电平有效

74系列芯片引脚大全

74系列芯片引脚图资料大全(2008-04-24 17:37:47) 74系列芯片引脚图资料大全 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373 反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门74LS125 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND Vcc -G B1 B2 B3 B4 B8 B6 B7 B8 ┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐8位总线驱动器74LS245 │20 19 18 17 16 15 14 13 12 11│ ）│DIR=1 A=>B │1 2 3 4 5 6 7 8 9 10│DIR=0 B=>A └┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘ DIR A1 A2 A3 A4 A5 A6 A7 A8 GND 页首非门,驱动器与门,与非门或门,或非门异或门,比较器译码器寄存器 正逻辑与门,与非门:

74系列元件引脚图

反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS24 5 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373 反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│

Y =A+C ）│四总线三态门74LS125 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND Vcc -G B1 B2 B3 B4 B8 B6 B7 B8 ┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐ 8位总线驱动器74LS245 │20 19 18 17 16 15 14 13 12 11│ ）│ DIR=1 A=>B │1 2 3 4 5 6 7 8 9 10│ DIR=0 B=>A └┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘ DIR A1 A2 A3 A4 A5 A6 A7 A8 GND 页首非门,驱动器与门,与非门或门,或非门异或门,比较器译码器寄存器 正逻辑与门,与非门: Vcc 4B 4A 4Y 3B 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = AB ）│ 2输入四正与门74LS08 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1B 1Y 2A 2B 2Y GND Vcc 4B 4A 4Y 3B 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ __ │14 13 12 11 10 9 8│ Y = AB ）│ 2输入四正与非门74LS00 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1B 1Y 2A 2B 2Y GND Vcc 1C 1Y 3C 3B 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ ___ │14 13 12 11 10 9 8│ Y = ABC ）│ 3输入三正与非门74LS10 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1B 2A 2B 2C 2Y GND

74ls系列主要芯片引脚及参数.doc

<74LS00引脚图> 74l s00 是常用的2输入四与非门集成电路，他的作用很简单顾名思义就是实现一个与非门。 Vcc 4B 4A 4Y 3B 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ __ │14 13 12 11 10 9 8│ Y = AB ）│ 2输入四正与非门 74LS00 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1B 1Y 2A 2B 2Y GND 74LS00真值表： A＝1 B=1 Y=0 A＝0 B=1 Y=1 A＝1 B=0 Y=1 A＝0 B=0 Y=1

74HC138基本功能74LS138 为3 线－8 线译码器，共有54/74S138和54/74LS138 两种线路结构型式，其74LS138工作原理如下： 当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。 74LS138的作用: 利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器。若将选通端中的一个作为数据输入端时，74LS138还可作数据分配器 用与非门组成的3线-8线译码器74LS138

图74ls138译码器内部电路 3线-8线译码器74LS138的功能表 备注：这里的输入端的三个A0～1有的原理图中也用A B C表示（如74H138.pdf中所示，试用于普中科技的HC-6800 V2.2单片机开发板）。<74ls138功能表> 74LS138逻辑图

无论从逻辑图还是功能表我们都可以看到74LS138的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。 当附加控制门的输出为高电平（S＝1）时，可由逻辑图写出 74ls138逻辑图 由上式可以看出，在同一个时间又是这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小项译码器。 71LS138有三个附加的控制端、和。当、时，输出为高电平（S＝1），译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表3.3.5所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。 带控制输入端的译码器又是一个完整的数据分配器。在图3.3.8电路中如果把作为“数据”输入端（在同一个时间），而将作为“地址”输入端，那么从送来的数据只能通过所指定的一根输出线送出去。这就不难理解为什么把叫做地址输入了。例如当＝101时，门的输入端除了接至输出端的一个以外全是高电平，因此的数据以反码的形式从输出，而不会被送到其他任何一个输出端上。 例2．74LS138 3－8译码器的各输入端的连接情况及第六脚（）输入信号A的波形如下图所示。试画出八个输出管脚的波形。

74及其他系列芯片引脚图资料大全

一：分类 74ls00 2输入四与非门 74ls01 2输入四与非门(oc) 74ls02 2输入四或非门 74ls03 2输入四与非门(oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09 2输入四与门(oc) 74ls10 3输入三与非门 74ls11 3输入三与门 74ls12 3输入三与非门(oc) 74ls13 4输入双与非门(斯密特触发) 74ls14 六倒相器(斯密特触发) 74ls15 3输入三与门(oc) 74ls16 六高压输出反相缓冲器/驱动器(oc,15v) 74ls17 六高压输出缓冲器/驱动器(oc,15v) 74ls18 4输入双与非门(斯密特触发) 74ls19 六倒相器(斯密特触发) 74ls20 4输入双与非门 74ls21 4输入双与门 74ls22 4输入双与非门(oc) 74ls23 双可扩展的输入或非门 74ls24 2输入四与非门(斯密特触发) 74ls25 4输入双或非门(有选通) 74ls26 2输入四高电平接口与非缓冲器(oc,15v) 74ls27 3输入三或非门 74ls28 2输入四或非缓冲器 74ls30 8输入与非门 74ls31 延迟电路 74ls32 2输入四或门 74ls33 2输入四或非缓冲器(集电极开路输出) 74ls34 六缓冲器 74ls35 六缓冲器(oc) 74ls36 2输入四或非门(有选通) 74ls37 2输入四与非缓冲器 74ls38 2输入四或非缓冲器(集电极开路输出74ls39 2输入四或非缓冲器(集电极开路输出) 74ls40 4输入双与非缓冲器 74ls41 bcd-十进制计数器 74ls42 4线-10线译码器(bcd输入) 74ls43 4线-10线译码器(余3码输入) 74ls44 4线-10线译码器(余3莱码输入) 74ls45 bcd-十进制译码器/驱动器 74ls46 bcd-七段译码器/驱动器 74ls47 bcd-七段译码器/驱动器 74ls48 bcd-七段译码器/驱动器 74ls49 bcd-七段译码器/驱动器(oc) 74ls50 双二路2-2输入与或非门(一门可扩展) 74ls51 双二路2-2输入与或非门 74ls51 二路3-3输入,二路2-2输入与或非门74ls52 四路2-3-2-2输入与或门(可扩展) 74ls53 四路2-2-2-2输入与或非门(可扩展) 74ls53 四路2-2-3-2输入与或非门(可扩展) 74ls54 四路2-2-2-2输入与或非门 74ls54 四路2-3-3-2输入与或非门 74ls54 四路2-2-3-2输入与或非门 74ls55 二路4-4输入与或非门(可扩展) 74ls60 双四输入与扩展 74ls61 三3输入与扩展 74ls62 四路2-3-3-2输入与或扩展器 74ls63 六电流读出接口门 74ls64 四路4-2-3-2输入与或非门 74ls65 四路4-2-3-2输入与或非门(oc) 74ls70 与门输入上升沿jk触发器 74ls71 与输入r-s主从触发器 74ls72 与门输入主从jk触发器 74ls73 双j-k触发器(带清除端) 74ls74 正沿触发双d型触发器(带预置端和清除端) 74ls75 4位双稳锁存器 74ls76 双j-k触发器(带预置端和清除端) 74ls77 4位双稳态锁存器 74ls78 双j-k触发器(带预置端,公共清除端和公共时钟端) 74ls80 门控全加器 74ls81 16位随机存取存储器 74ls82 2位二进制全加器(快速进位) 74ls83 4位二进制全加器(快速进位) 74ls84 16位随机存取存储器

8086引脚详细说明

- 1 - 两种模式下，名称和功能相同的32个引脚 ①AD 15—AD 0（Address Data Bus ）:地址/数据复用信号输入/输出引脚(16个),分时输出 ②A 19/s 6—A 15/s 3（Address Status Bus ）:地址/状态复用信号输出引脚(4个),分时输出 地址的高4位及状态信息，其中s 6为0用以指示8086/8088CPU 当前与总线连通；s 5 为1表明8086/8088CPU 可以响应可屏蔽中断；s 4、s 3用以指明 当前使用的段寄存器，，00—ES ，01—SS ，10—CS ，11—DS 。 ③ NMI (Non-Maskable Interrupt)、INTR （Interrupt Request ）:中断请求信号输入引脚(2)，引入中断源向CPU 提出的中断请求信号，高电平有效，前者为非屏蔽中断请求，后者可屏蔽中断请求信号。 ④RD （Read ）:读控制输出信号引脚(1) CLK/(Clock ）：时钟信号输入引脚(1) ⑤Reset (Reset):复位信号输入引脚(1)，高电平有效。8088/8086CPU 要求复位信号至少维持4个时钟周期才能起到复位的效果，复位信号输入之后，CPU 结束当前操作，并对处理器的标志寄存器、IP 、DS 、SS 、ES 寄存器及指令队列进行清零操作，而将CS 设置为0FFFFH 。 ⑥READY （Ready ）:“准备好”状态信号输入引脚(1)，高电平有效，该信号是协调CPU 与内存单元或I/O 端口之间进行信息传送的联络信号。 ⑦TEST (Test):测试信号输入引脚(1)，低电平有效,TEST 信号与WAIT 指令结合起来使用，CPU 执行WAIT 指令后，处于等待状态，当TEST 引脚输入低电平时，继续执行被暂停执行的指令。 ⑧MN/MX （Minimum/Maximum Model Control ）最小/最大模式设置信号输入引脚(1)，该输入引脚电平的高、低决定了CPU 工作在最小模式还是最大模式，高电平 CPU 工作于最小模式下 ⑩BHE /S 7（Bus High Enable/Status ）:高8位数据允许/状态复用信号输出引脚(1)，输出。表示高8为数据线D 15—D 8 上的数据有效 最小模式下的24--31引脚 ⑨INTA （Interrupt Acknowledge ）中断响应信号输出引脚(1)，低电平有效，该引脚是CPU 响应中断请求后，向中断源发出的认可信号，通知中断源，提供中断类型码，信号为两个连续的负脉冲。 ⑩ALE （Address Lock Enable ）:地址锁存允许输出信号引脚(1)，高电平有效，把当前地址/数据复用总线上输出的是地址信息，锁存到地址锁存器8282/8283中去。注意：ALE 信号不能被浮空。 ?DEN （Data Enable ）:数据允许输出信号引脚，低电平有效，表示CPU 准备发送或接收数据。 ?R DT /（Data Transmit/Receive ）:数据收发控制信号输出引脚,控制数据输入还是输出 ?M IO /（Memory/Input &Output ）: 存储器/I/O 端口选择信号输出引脚(1), ?WR (Write): 写控制信号输出引脚(1)，低电平有效， ?HOLD (Hold Request): 总线保持请求信号输入引脚(1)，高电平有效。这是系统中的其它总线部件向CPU 发来的总线请求信号输入引脚。 ?HLDA （Hold Acknowledge ）:总线保持响应信号输出引脚，高电平有效，表示CPU 认可其他总线部件提出的总线占用请求，准备让出总线控制权。 最大模式下的24--31引脚 ①QS 1、QS 0（Instruction Queue Status ）:指令队列状态信号输出引脚(2), ②2S 、1S 、0S ：总线周期状态信号输出引脚，总线控制器8288利用这些信号来产生对存储单元、I/O 端口的控制信号。 ③LOCK (Lock)：总线封锁输出信号引脚，信号有效时，系统中其它总线部件就不能占用系统总线。 ④1/GT RQ 、0/GT RQ (Request/Grant)：总线请求信号输入/总线允许信号输出引脚(2)。这两个信号端可供CPU 以外的两个处理器，用来发出使用总线的请求信号和接收CPU 对总线请求信号的应答。双向的，请求与应答信号在同一引脚上分时传输，方向相反。其中1/GT RQ 比0/GT RQ 的优先级高。 CPU 内部寄存器 Ax 累加器 BX 基址寄存器 CX 计数寄存器 DX 数据寄存器SP 堆栈指针寄存器 BP 基址指针寄存器 DI 目变址寄存器 SI 源变址寄存器 FR 标志寄存器CS 代码段寄存器 DS 数据段寄存器 SS 堆栈寄存器 ES 附加段寄存器 IP 指令指针寄存器

8086的引脚功能以及基本知识

8086微处理器由哪几部分组成？各部分的功能是什么？ 【解】：按功能可分为两部分：总线接口单元BIU（Bus Interface Unit）和执行单元EU（Execution Unit）。 总线接口单元BIU是8086 CPU在存储器和I/O设备之间的接口部件，负责对全部引脚的操作，即8086对存储器和I/O设备的所有操作都是由BIU完成的。所有对外部总线的操作都必须有正确的地址和适当的控制信号，BIU中的各部件主要是围绕这个目标设计的。它提供了16位双向数据总线、20位地址总线和若干条控制总线。 其具体任务是：负责从内存单元中预取指令，并将它们送到指令队列缓冲器暂存。CPU执行指令时，总线接口单元要配合执行单元，从指定的内存单元或I/O端口中取出数据传送给执行单元，或者把执行单元的处理结果传送到指定的内存单元或I/O端口中。 执行单元EU中包含1个16位的运算器ALU、8个16位的寄存器、1个16位标志寄存器FR、1个运算暂存器和执行单元的控制电路。这个单元进行所有指令的解释和执行，同时管理上述有关的寄存器。EU 对指令的执行是从取指令操作码开始的，它从总线接口单元的指令队列缓冲器中每次取一个字节。如果指令队列缓冲器中是空的，那么EU就要等待BIU通过外部总线从存储器中取得指令并送到EU，通过译码电路分析，发出相应控制命令，控制ALU数据总线中数据的流向。 8086的基本总线周期为4个时钟周期，每个时钟周期间隔称为一个T 状态

T1 状态：BIU（总线接口部件）将RAM或I/O地址放在地址/数据复用总线（A/D）上。 T2 状态：读总线周期：A/D总线为接收数据做准备。改变线路的方向。写总线周期： A/D总线上形成待写的数据，且保持到总线周期的结束(T4)。 T3, T4:对于读或写总线周期，AD总线上均为数据。 还有插入等待周期Tw: 当RAM或I/O接口速度不够时，T3及 T4 之间可插入等待状态 Tw 。 Ti : 当BIU无访问操作数和取指令的任务时，8086不执行总线操作，总线周期处于空闲状态 Ti 。 在最小模式中引脚定义

74系列芯片的引脚图资料

为了方便大家我收集了下列 74 系列芯片的引脚图资料，如还有需要请上电子论>坛> 推htt荐p:文//w章https://www.wendangku.net/doc/f918984204.html,/b
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74 系列芯片引脚图资料大全
反相器 驱动器
LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245
与门 与非门
LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38
或门 或非门 与或非门 LS02 LS32 LS51 LS64 LS65
异或门 比较器 译码器 寄存器
LS86 LS138 LS139 LS74 LS175 LS373
反相器:
Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04
┌┴—┴—┴—┴—┴—┴—┴┐ 六非门(OC 门) 74LS05
_ │14 13 12 11 10 9 8│ 六非门(OC 高压输出) 74LS06
Y=A ）
│
│ 1 2 3 4 5 6 7│
└┬—┬—┬—┬—┬—┬—┬┘
1A 1Y 2A 2Y 3A 3Y GND
>> 阅读排行 lm358 pdf 应用电路资料及引 74 系列芯片引脚图资料大全 9014,9013,8050 三极管引脚图 max232 引脚图及 RS232 引脚
定 七段数码管引脚图 三极管 8550 参数管脚图 pdf 资 显示器 VGA 接口定义 LM324 引脚图资料与电路应
用 OP07,ua741 引脚图与资料 74ls48 引脚图管脚功能表
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驱动器:

常用芯片引脚图

附录三 常用芯片引脚图 一、 单片机类 1、MCS-51 芯片介绍：MCS-51系列单片机是美国Intel 公司开发的8位单片机，又可以分为多个子系列。 MCS-51系列单片机共有40条引脚，包括32 条I/O 接口引脚、4条控制引脚、2条电源引 脚、2条时钟引脚。 引脚说明： P0.0～P0.7：P0口8位口线，第一功能作为通用I/O 接口，第二功能作为存储器扩展时 的地址/数据复用口。 P1.0～P1.7：P1口8位口线，通用I/O 接口无第二功能。 P2.0～P2.7：P2口8位口线，第一功能作为通用I/O 接口，第二功能作为存储器扩展时传送高8位地址。 P3.0～P3.7：P3口8位口线，第一功能作为 通用I/O 接口，第二功能作为为单片机的控 制信号。 ALE/ PROG ：地址锁存允许/编程脉冲输入信号线（输出信号） PSEN ：片外程序存储器开发信号引脚（输出信号） EA/Vpp ：片外程序存储器使用信号引脚/编程电源输入引脚 RST/VPD ：复位/备用电源引脚 2、MCS-96 芯片介绍：MCS-96系列单片机是美国Intel 公司继MCS-51系列单片机之后推出的16位单 片机系列。它含有比较丰富的软、硬件 资源，适用于要求较高的实时控制场合。 它分为48引脚和68引脚两种，以48引 脚居多。 引脚说明： RXD/P2.1 TXD/P2.0：串行数据传出分发 送和接受引脚，同时也作为P2口的两条 口线 HS1.0～HS1.3：高速输入器的输入端 HS0.0～HS0.5：高速输出器的输出端（有 两个和HS1共用） Vcc ：主电源引脚（＋5V ） Vss ：数字电路地引脚（0V ） Vpd ：内部RAM 备用电源引脚（＋5V ） V REF ：A/D 转换器基准电源引脚（＋5V ） AGND ：A/D 转换器参考地引脚 12345678910111213141516171819204039383736353433323130292827262524232221P1.0P1.1P1.2P1.3P1.4P1.5P1.6P1.7RST RXD/P3.0TXD/P3.1INT0/P3.2INT1/P3.3T0/P3.4T1/P3.5WR/P3.6RD/P3.7XTAL2XTAL1V SS V CC P0.0/AD 0P0.1/AD 1 P0.2/AD 2P0.3/AD 3P0.4/AD 4P0.5/AD 5P0.6/AD 6P0.7/AD 7 EA/V PP ALE/PROG PSEN P2.7/A 15P2.6/A 14P2.5/A 13 P2.4/A 12P2.3/A 11P2.2/A 10P2.1/A 9P2.0/A 8803180518751

常用芯片引脚图

. . .. .v .. .. 常用芯片引脚 74LS00数据手册 74LS01数据手册 74LS02数据手册 74LS03数据手册 74LS04数据手册 74LS05数据手册 74LS06数据手册 74LS07数据手册 74LS08数据手册 74LS09数据手册 74LS10数据手册 74LS11数据手册

第2页 共8页 74LS12数据手册 74LS13数据手册 74LS14数据手册 74LS15数据手册 74LS16数据手册 74LS17数据手册 74LS19数据手册 74LS20数据手册 74LS21数据手册 74LS22数据手册 74LS23数据手册 74LS26数据手册 74LS27数据手册 74LS28数据手册

. . .. .v .. .. 74LS30数据手册 74LS32数据手册 74LS33数据手册 74LS37数据手册 74LS38数据手册 74LS40数据手册 74LS42数据手册 [1].要求0—15时，灭灯输入（BI）必须开路或保持高电平，如果不 要灭十进制数零，则动态灭灯输入（RBI）必须开路或为高电平。 [2].将一低电平直接输入BI端，则不管其他输入为何电平，所有的输 出端均输出为低电平。 [3].当动态灭灯输入（RBI）和A,B,C,D输入为低电平而试灯输入为高 电平时，所有输出端都为低电平并且动态灭灯输入（RBO）处于第电 平（响应条件）。 [4].]当灭灯输入/动态灭灯输出（BI/RBO）开朗路或保持高电平而试 灯输入为低电平时，所有各段输出均为高电平。 表中1=高电平，0=低电平。BI/RBO是线与逻辑，作灭灯输入（BI）或 动态灭灯（RBO）之用，或者兼为二者之用。

LS系列芯片引脚图 大全

74系列芯片引脚图资料大全 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373 反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8 │六非门(OC高压输出) 74LS06 Y = A ││ │ 1 2 3 4 5 6 7 │ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND

Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门74LS125 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND Vcc -G B1 B2 B3 B4 B8 B6 B7 B8 ┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐ 8位总线驱动器74LS245 │20 19 18 17 16 15 14 13 12 11│ ）│ DIR=1 A=>B │ 1 2 3 4 5 6 7 8 9 10│ DIR=0 B=>A └┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘ DIR A1 A2 A3 A4 A5 A6 A7 A8 GND 页首非门,驱动器与门,与非门或门,或非门异或门,比较器译码器寄存器正逻辑与门,与非门: Vcc 4B 4A 4Y 3B 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = AB ）│ 2输入四正与门74LS08 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1B 1Y 2A 2B 2Y GND

8086微机原理与接口

8080微机原理（绝密）——————没有原题，请不要带入考场,大三最后一门考试祝大家顺利通过，提前祝大家暑假愉快！！！ 1、能够被CPU直接识别的语言是( C ) A．汇编语言B．高级语言C．机器语言D．应用语言 2、唯一能对应存储单元的地址是( A )。 A. 物理地址 B. 端口地址 C. 有效地址 D. 逻辑地址 3、8086汇编语言有三种基本语句，不包括（B ） A. 宏指令语句 B. 多字节语句 C. 指令语句 D. 伪指令语句 4、8086 CPU存放当前指令的存储单元的逻辑地址为（D ） A. DS：BX B. SS：SP C. CS：PS D. CS：IP 5、堆栈的工作方式是( D ) A 先进先出 B 随机读写 C 只能读出，不能写入 D 后进先出 6. 8086/8088 CPU中CS是( B )。 A. 数据段寄存器 B. 代码段寄存器 C. 附加段寄存器 D. 堆栈段寄存器 7、8086 CPU内有指示下条指令有效地址的指示器是( A )。 A．IP B．SP C．BP D．SI 8、在下面关于微处理器的叙述中，错误的是( C ) 。 A、微处理器是用超大规模集成电路制成的具有运算和控制功能的芯片 B、一台计算机的CPU含有1个或多个微处理器 C、寄存器由具有特殊用途的部分内存单元组成，是内存的一部分 D、不同型号的CPU可能具有不同的机器指令 9、在一般的微处理器中，( D )包含在CPU中。 A、内存 B、输入/输出单元 C、磁盘驱动器 D、算术逻辑单元（ALU） 10、运算器的主要功能是( C )。 A、算术运算 B、逻辑运算 C、算术运算与逻辑运算 D、函数运算 11、8086CPU的标志寄存器中，OF标志表示运算结果的( C )情况。 A、进/借位 B、符号 C、溢出 D、辅助进位