验证74LS181模块编写16位运算器

湘潭大学学生实验报告

实验名称：验证74LS181模块编写16位运算器

一实验目的：

运用Quartus II熟悉HDL语言编程及模块调用，掌握算术逻辑单元（ALU）的工作原理，熟悉简单运算器的数据传送通路，验证74LS181模块设计出16位运算器的verilog HDL代码。完成的16位运算器硬件测试，验证16位运算器的算术及逻辑运算功能，从而理解运算器的功能。用74LS181模块或AMD2901模块编写16位运算器，要求能够完成加法运算，减法运算，加1运算，减1运算，逻辑与，左移运算，右移运算，求反运算，并给出为0标志Z，进位标志C，符号标志N，校验标志P。运算结果和标志位在8位数码管和LED上显示出来

二实验原理：

ALU能进行多种算术运算和逻辑运算。4位ALU-74LS181能进行16种算术运算和逻辑运算。功能表如下：

ALU-74LS181引脚说明：M=1逻辑运算，M=0算术运算。

三实验容与步骤：

1.根据书上的SN74181功能表写出相应的SN74181的HDL代码

2.利用quartus II软件测试代码创建相应的波形图测验代码是否准确。

3.绑定引脚，在模拟系统上测试

四实验环境与设备：Quartus II程序软件

五实验代码设计

module sn74181(A,B,F,S,Cn,C,M);

input[3:0] A,B;

input[3:0] S;

input M,Cn;

output C;

output[3:0] F;

reg[3:0] F;

reg C;

reg[3:0] Q ,W;

always @(S)

begin

Q=~A;

W=~B;

case(S)

'b0000:

begin

if(M==1) begin C=0;F=Q; end

else

begin

if(Cn==0){C,F}=A+1;

else {C,F}=A;

end

end

'b0001:

begin

if(M==1) begin C=0; F=~(A|B); end

else

begin

if(Cn==0){C,F}=(A|B)+1;

else {C,F}=A|B;

end

end

'b0010:

begin

if(M==1) begin C=0; F=(Q)&B; end

else

begin

if(Cn==0){C,F}=(A|(W))+1;

else {C,F}=A|(W);

end

end

'b0011:

begin

if(M==1) begin C=0; F=0; end

else

begin

if(Cn==0)F=0;

else {C,F}=F-1;

end

end

'b0100:

begin

if(M==1) begin C=0;F=~(A&B); end

else

begin

if(Cn==0){C,F}=A+(A&(W))+1;

else {C,F}=A+(A&(W));

end

end

'b0101:

begin

if(M==1) begin C=0; F=W; end

else

begin

if(Cn==0){C,F}=((A|B)+(A&(W)))+1;

else {C,F}=(A|B)+(A&(W));

end

end

'b0110:

begin

if(M==1) begin C=0;F=A^B; end

else

begin

if(Cn==0){C,F}=A-B;

else {C,F}=A-B-1;

end

end

'b0111:

begin

if(M==1) begin C=0;F=A&(W); end

else

begin

if(Cn==0){C,F}=A&(W);

else {C,F}=(A&(W))-1;

end

end

'b1000:

begin

if(M==1) begin C=0;F=(Q)|B; end

else

begin

if(Cn==0){C,F}=A+(A&B)+1;

else {C,F}=A+(A&B);

end

end

'b1001:

begin

if(M==1) begin C=0;F=~(A^B); end

else

begin

if(Cn==0){C,F}=A+B+1;

else {C,F}=A+B;

end

end

'b1010:

begin

if(M==1) begin C=0;F=B; end

else

begin

if(Cn==0){C,F}=(A|(W))+(A&B)+1;

else {C,F}=(A|(W))+(A&B);

end

end

'b1011:

begin

if(M==1) begin C=0;F=A&B; end

else

begin

if(Cn==0){C,F}=A&B;

else {C,F}=(A&B)-1;

end

end

'b1100:

begin

if(M==1) begin C=0;F=1; end

else

begin

if(Cn==0){C,F}=A+A+1;

else {C,F}=A+A;

end

end

'b1101:

begin

if(M==1) begin C=0;F=A|(W); end

else

begin

if(Cn==0){C,F}=(A|B)+A+1;

else {C,F}=(A|B)+A;

end

end

'b1110:

begin

if(M==1) begin C=0;F=A|B; end

else

begin

if(Cn==0){C,F}=(A|(W))+A+1;

else {C,F}=(A|(W))+A;

end

end

'b1111:

begin

if(M==1) begin C=0;F=A; end

else

begin

if(Cn==0){C,F}=A;

else {C,F}=A-1;

end

end

endcase

end

endmodule

符号说明：

A B：输入

S M Cn：模式选择（输入）

F：输出C：进位

六实验验证与测试

测试几组数据检验相应的结果是否正确。

七测试数据

八实验过程中出现的问题及处理情况（包括实验现象、原因分析、排故障的方法等）现象：测试结果与预测结果不符合

原因分析：代码出错，没有考虑运算符的优先级（先逻辑运算后算术运算）

排除故障的方法：修改相应的代码例如：

A+A&(W)+1修改为A+(A&(W))+1

雷达技术实验报告

雷达技术实验报告 雷达技术实验报告 专业班级: 姓名： 学号：

一、实验内容及步骤 1.产生仿真发射信号：雷达发射调频脉冲信号，IQ两路； 2.观察信号的波形，及在时域和频域的包络、相位； 3.产生回波数据：设目标距离为R=0、5000m； 4.建立匹配滤波器，对回波进行匹配滤波； 5.分析滤波之后的结果。 二、实验环境 matlab 三、实验参数 脉冲宽度 T=10e-6; 信号带宽 B=30e6; 调频率γ=B/T; 采样频率 Fs=2*B; 采样周期 Ts=1/Fs; 采样点数 N=T/Ts; 匹配滤波器h(t)=S t*(-t) 时域卷积conv ，频域相乘fft， t=linspace(T1,T2,N); 四、实验原理 1、匹配滤波器原理： 在输入为确知加白噪声的情况下，所得输出信噪比最大的线性滤波器就是匹配滤波器，设一线性滤波器的输入信号为) x： (t t x+ = t s n )( )( )(t 其中：)(t s为确知信号，)(t n为均值为零的平稳白噪声，其功率谱密度为 No。 2/

设线性滤波器系统的冲击响应为)(t h ，其频率响应为)(ωH ，其输出响应： )()()(t n t s t y o o += 输入信号能量： ∞<=?∞ ∞-dt t s s E )()(2 输入、输出信号频谱函数： dt e t s S t j ?∞ ∞--=ωω)()( )()()(ωωωS H S o = ωωωπωω d e S H t s t j o ?∞ -= )()(21)( 输出噪声的平均功率： ωωωπωωπd P H d P t n E n n o o ??∞∞ -∞∞-== )()(21)(21)]([22 ) ()()(21 )()(21 2 2 ωωωπ ωωπ ω ωd P H d e S H S N R n t j o o ? ? ∞ ∞ -∞ ∞-= 利用Schwarz 不等式得： ωωωπd P S S N R n o ? ∞ ∞ -≤) () (21 2 上式取等号时，滤波器输出功率信噪比o SNR 最大取等号条件： o t j n e P S H ωωωαω-=) ()()(* 当滤波器输入功率谱密度是2/)(o n N P =ω的白噪声时，MF 的系统函数为： ,)()(*o t j e kS H ωωω-=o N k α2= k 为常数1，)(*ωS 为输入函数频谱的复共轭，)()(*ωω-=S S ，也是滤波器的传输函数 )(ωH 。

16位超前加法器实验报告

16位超前加法器设计实验 一、实验分析： 四位超前进位加法器HDL程序： module add4_head ( a, b, ci, s, pp, gg); input[3:0] a; input[3:0] b; input ci; output[3:0] s; output pp; output gg; wire[3:0] p; wire[3:0] g; wire[2:0] c; assign p[0] = a[0] ^ b[0]; assign p[1] = a[1] ^ b[1]; assign p[2] = a[2] ^ b[2]; assign p[3] = a[3] ^ b[3]; assign g[0] = a[0] & b[0]; assign g[1] = a[1] & b[1]; assign g[2] = a[2] & b[2]; assign g[3] = a[3] & b[3]; assign c[0] = (p[0] & ci) | g[0]; assign c[1] = (p[1] & c[0]) | g[1]; assign c[2] = (p[2] & c[1]) | g[2]; assign pp = p[3] & p[2] & p[1] & p[0]; assign gg = g[3] | (p[3] & (g[2] | p[2] & (g[1] | p[1] & g[0]))); assign s[0] = p[0] ^ ci; assign s[1] = p[1] ^ c[0]; assign s[2] = p[2] ^ c[1]; assign s[3] = p[3] ^ c[2]; endmodule p表示进位否决信号（pass），如果p为0就否决调前一级的进位输入。否决的意思就是即使前一级有进位，本级也不会向后一级产生进位输出。 g表示进位产生信号（generate），如果g为1就表示一定会向后一级产生进位输出。p[n] = a[n] ^ b[n]这句话的意思是说，当a=1,b=0或a=0,b=1时前一级的进位输入信号不能否决。这样就有个问题了，即当a=1,b=1时前一级的进位输入信号也不能否决啊，怎么没有体现出来？其实当a=1,b=1时产生了进位产生信号g，它的优先级高于p信号，就忽略了p信号，直接产生了向后一级产生进位输出，是没有逻辑错误的。 g[n] = a[n] & b[n] 这句话的意思是说，如果a=1,b=1时就直接向后一级产生进位输出信号，而不用考虑其它的任何因素。

EDA 16位加法计数器的设计

北京理工大学 用程序输入方法设计一个16位二进制加法计数器 学院：机械xxxx学院 专业班级：10机械电子工程x班 姓名：陈xx 学号：10xxxxxx 指导教师：xxx 老师

目录 摘要 (1) 1 绪论 (2) 2 计数器的工作原理 (3) 3 设计原理 (4) 4 电路系统的功能仿真 (5) 6 个人小结 (20) 参考文献 (21)

摘要 计数器是数字系统中使用较多的一种时序逻辑器件。计数器的基本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。计数器也可以作为分频、定时、脉冲节拍产生器和脉冲序列产生器使用。计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。本次课程设计将利用众多集成电路软件软件中的Quartus II软件，使用VHDL语言编程完成论文《用程序输入方法设计一个16位二进制加法计数器》，调试结果表明，所设计的计数器正确实现了计数功能。 关键词：二进制；加法计数器；VHDL语言

1 绪论 现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化，即EDA（Electronic Design Automation）技术。EDA技术就是依赖功能强大的计算机，在集成电路软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。一般所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。 EDA工具软件可大致可分为芯片设计辅助软件、可编程芯片辅助设计软件、系统设计辅助软件等三类。常用的EDA工具软件平台有：Matlab、Protel、Proteus、OrCAD以及我们学习的本次课程结课论文所用到的Quartus II等。而且EDA工具软件平台一般都有第三方软件接口，以便于与其他软件联合使用。 本次课程结课论文在设计16位二进制加法计数器时所用到的EDA软件工具平台是Quartus II。Quartus II 是Altera公司的综合性PLD（可编程逻辑器件）开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II 通过和DSP

现代雷达信号检测及处理

现代雷达信号检测报告

现代雷达信号匹配滤波器报告 一 报告的目的 1.学习匹配滤波器原理并加深理解 2.初步掌握匹配滤波器的实现方法 3.不同信噪比情况下实现匹配滤波器检测 二 报告的原理 匹配滤波器是白噪声下对已知信号的最优线性处理器，下面从实信号的角度 来说明匹配滤波器的形式。一个观测信号)(t r 是信号与干扰之和，或是单纯的干扰)(t n ，即 ? ??+=)()()()(0t n t n t u a t r (1) 匹配滤波器是白噪声下对已知信号的最优线性处理器，对线性处理采用最大信噪比准则。以)(t h 代表线性系统的脉冲响应，当输入为(1)所示时，根据线性系统理论，滤波器的输出为 ?∞ +=-=0)()()()()(t t x d h t r t y ?τττ (2) 其中 ?∞ -=0 0)()()(τττd h t u a t x ， ?∞ -=0 )()()(τττ?d h t n t (3) 在任意时刻，输出噪声成分的平均功率正比于 [ ] ??∞∞=?? ? ???-=0 20202 |)(|2)()(|)(|τττττ?d h N d h t n E t E (4) 另一方面，假定滤波器输出的信号成分在0t t =时刻形成了一个峰值，输出信 号成分的峰值功率正比于 2 02 2 0)()()(? ∞ -=τττd h t u a t x (5) 滤波器的输出信噪比用ρ表示，则

[ ] ?? ∞ ∞ -= = 2 02 02 2 20|)(|2)()(| )(|) (τ ττ ττ?ρd h N d h t u a t E t x (6) 寻求)(τh 使得ρ达到最大，可以用Schwartz 不等式的方法来求解.根据Schwartz 不等式，有 ??? ∞ ∞ ∞ -≤-0 20 2 02 0|)(||)(|)()(τττττ ττd h d t u d h t u (7) 且等号只在 )()()(0*τττ-==t cu h h m (8) 时成立。由式(1)可知匹配滤波器的脉冲响应由待匹配的信号唯一确定，并且是该信号的共轭镜像。在0=t t 时刻，输出信噪比SNR 达到最大。 在频域方面，设信号的频谱为 ，根据傅里叶变换性质可知，匹配滤 波器的频率特性为 (9) 由式(9)可知除去复常数 c 和线性相位因子 之外，匹配滤波器的频率 特性恰好是输入信号频谱的复共轭。式 (2)可以写出如下形式： (10) (11) 匹配滤波器的幅频特性与输入信号的幅频特性一致，相频特性与信号的相位谱互补。匹配滤波器的作用之一是：对输入信号中较强的频率成分给予较大的加权，对较弱的频率成分给予较小的加权，这显然是从具有均匀功率谱的白噪声中过滤出信号的一种最有效的加权方式；式(11)说明不管输入信号有怎样复杂的非线性相位谱，经过匹配滤波器之后，这种非线性相位都被补偿掉了，输出信号仅保留保留线性相位谱。这意味着输出信号的各个频率分量在时刻达到同相位，同相相加形成输出信号的峰值，其他时刻做不到同相相加，输出低于峰值。 匹配滤波器的传输特性 ,当然还可用它的冲激响应 来表示，这时有：

16位vhdl乘法器详解,加仿真图

控制模块： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity cont_modu is port( Clk : in std_logic ; Start : in std_logic; //数据输入开始信号 en_sig : out std_logic; //控制运算信号，为‘1’运算数据 out_sig : out std_logic // 运算完成信号 ); end entity; architecture rlt_cont_modu of cont_modu is signal cnt :integer range 0 to 15 :=0;//定义从0到15 type state is(S_idle,S_work,S_1d,S_2d);//运算状态信号，状态机 signal st_ty : state :=S_idle; begin process(Clk) begin if rising_edge(Clk) then case st_ty is选择语句；S_idle为空闲状态，当输入数据后Start信号为1就开始工作 when S_idle => if Start ='1' then如果为1就跳转到S_work状态，并且使能信号置1 st_ty <= S_work; en_sig <='1'; else不然继续在S_idle状态 st_ty <= S_idle; en_sig <='0'; end if; out_sig <='0'; when S_work => if cnt =15 then在S_work状态下，cnt信号一直加1，加满16个数就跳转到S_1d，然后使能信号en_sig 就为0。 st_ty <= S_1d; cnt <= 0; en_sig <='0'; else如果没到16个数继续加1 st_ty <= S_work;

LFM脉冲压缩雷达标准实验报告

、实验室名称： 电子信息工程专业学位研究生实践基地 二、实验项目名称：LFM 脉冲压缩雷达的设计与验证 三、实验学时：20 四、实验原理: 1、LFM 脉冲信号和脉冲压缩处理 脉冲雷达是通过测量目标回波延迟时间来测量距离的，距离分辨力直接由脉 冲带宽确定。窄脉冲具有大带宽和窄时宽，可以得到高距离分辨力，但是，采用 窄脉冲实现远作用距离需要有高峰值功率， 在高频时，由于波导尺寸小，会对峰 值功率有限制，以避免传输线被高电压击穿，该功率限制决定了窄脉冲雷达有限 的作用距离。现代雷达采用兼具大时宽和大带宽的信号来保证作用距离和距离分 辨力，大时宽脉冲增加了雷达发射能量，实现远作用距离，另一方面，宽脉冲信 号通过脉冲压缩滤波器后变换成窄脉冲来获得高距离分辨力。 t t S （t ） Arect — exp j — T 其中的矩形包络为 1 2 1 2 2 B/T D BT 1时，LFM 脉冲信号的频域形式可近似表示为 进行脉冲压缩时的 LFM 脉冲信号为基带信号，其时域形式可表示为 式中的 为调频斜率，与调频带宽和时宽的关系如下式 时带积

2 / ] 巴f 电 2 2 其他 脉冲压缩滤波器实质上就是匹配滤波器，匹配滤波器是以输出最大信噪比为 准则设计出来的最佳线性滤波器。假设系统输入为x (t )Si (t) 口⑴，噪声n (t)为 均匀白噪声，功率谱密度为P n ()N 。，2 , s (t)是仅在［0,T ］区间取值的输入脉 冲信号。根据线性系统的特点，经过频率响应为 H()匹配滤波器的输出信号为 y(t) s o (t) n o (t)，其中输入信号分量的输出为 s,(t) S( )H( )exp(j t)d 与此同时，输出的噪声平均功率为 N 叫 |H( )2d 2 则to 时刻输出信号信噪比可以表示为 ,2 S o (t 0)| N 2 S i ( )H( )e jt d N 0 H( )2d 要令上式取最大值，根据 Schwarz 不等式，则需要匹配滤波器频响为 H( ) KS i ( )exp( j t °) 对应的时域冲激响应函数形式为 h(t) Ks *(t 。t) 要使该匹配滤波器为因果系统，必须满足t0 T ，信噪比最大时刻的输出信 噪比取值是 S 2E N 0兀 量可以表示为下式: s o (t) s( )h(t )d K S i ( )s (t t 0 )d 当匹配滤波器冲激响应函数满足 (5-5)式时，通过匹配滤波器的输出信号分 exp j[ 2

VHDL实现16位全加器

[键入公司名称] [键入文档标题] [键入文档副标题] 姓名：托列吾别克·马杰尼 班级：电路与系统01班 学号：201221020141 2013/11/24

基于VHDL的16位全加器的设计 1.1设计题目的内容及要求 1.1.1目的： CMOS数字集成电路设计流程及数字集成电路自动化设计，包括功能验证、VHDL/Verlog建模、同步电路设计、异步数据获取、能耗与散热、信号完整性、物理设计、设计验证等技术 1.1.2内容： 主要实验内容是用0.18μm数字CMOS工艺，VHDL或Verlog设计一个16位全加器，用Synthesis 仿真工具验证功能，电路合成，及性能检测。 1.1.3主要测试参数及指标范围: 16位的全加器主要的设计指标是高于1GHz的频率，功耗，物理面积大小等参数。 1.2全加器的组成和原理分析 全加器是常用的组合逻辑模块中的一种，对全加器的分析和对组合逻辑电 路的分析一样。组合逻辑电路的分析，就是找出给定电路输入和输出之间的逻 辑关系，从而了解给定逻辑电路的逻辑功能。组合逻辑电路的分析方法通常采 用代数法，一般按下列步骤进行： （1）根据所需要的功能，列出真值表。 （2）根据真值表，写出相应的逻辑函数表达式。 （3）根据真值表或逻辑函数表达式，画出相应的组合逻辑电路的逻辑图[1]。 （4）用VHDL编写程序在QUARTUSⅡ上进行模拟，并分析结果的正确性。 1.3 全加器简介

全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运算就是全加运算，实现全加运算的电路称为全加器。它主要实现加法的运算，其中分为并行全加器和串行全加器，所谓并行就是指向高位进位时是并行执行的，而串行就是从低位到高位按顺序执行，为了提高运算，必须设法减小或消除由于进位信号逐级传递所消耗的时间，为了提高运算速度，制成了超前进位加法器，这是对全加器的一种创新[2]。 1.3.1半加器的基本原理 如果不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路称为半加器。 按照二进制加法运算规则可以列出如表2所示的半加器真值表，其中A、B 是两个加数，S是相加的和，CO是向高位的进位。将S、CO和A、B的关系写成逻辑表达式则得到 S=A B+A B=A+B CO=AB 表1 半加器的真值表 因此，半加器是由一个异或门和一个与门组成的，如图1所示。

地质雷达实验报告封面报告

地质雷达实验报告封面 报告 Document number：PBGCG-0857-BTDO-0089-PTT1998

地质雷达实验报告 成绩： 系别：资源勘查与土木工程系 专业班级： 姓名： 学号： 指导教师： 年月日

实验项目名称：地质雷达的操作及应用 同组学生姓名： 实验地点：结构检测实验室91110 实验日期：年月日 实验目的 （1）了解地质雷达基本构造、性能和工作原理。 （2）掌握地质雷达的操作步骤和使用方法。 实验原理及方法 通过发射天线向地下发射宽频带高频电磁波。在传播过程中，当遇到存在电性差异的地下介质或目标体时，雷达波会发生反射返回地面，并由接收天线接收，并以波或图像的形式，存储在电脑中。 仪器设备 OKO-2俄罗斯地质雷达。

实验步骤 （1）连好数据线； （2）打开主机和天线上的电源开关； （3）运行采集软件； （4）设置参数； （5）数据采集并保存数据； （6）关机、拆线。 数据处理 主要包括两个方面：即增益和滤波。增益的目的是放大深部信号的增幅，使较弱的信号能被识别，滤波的种类很多，一般包括中值滤波、平均值滤波、带通滤波和巴特沃斯带通滤波等等。 注意事项 在运用雷达过程中，须掌握雷达工作的三个重要参数：环境电导率、介电常数和探测频率。 环境电导率σ是表征介质导电能力的参数，它决定了电磁波在介质中的穿透深度，其穿透深度随电导率的增加而减小，当介质的电导率σ>10-2S/m时，电磁波衰减极大，难于传播，雷达方法不宜使用，如：湿粘土、湿页岩、海水、海水冰、湿沃土、金属物等。

介电常数是影响应用效果的另一个重要因素，它决定了高频电磁波在介质中的传播速度，并且反射信号的强弱也取决于介电常数的差异。电磁波在介质中的传播速度可采用下式近似考虑： r C V ε≈ 式中： C ─ 电磁波在真空中的传播速度，C =ns （光速）， r ε─ 介质的相对介电常数。 介质的介电常数主要受介质的含水量以及孔隙率的影响，相对介电常数与水含量的关系曲线，相对介电常数的范围为：1（空气）~81（水），多数干燥的地下介质，其相对介电常数值均小于10。 探测频率不但是制约探测深度的一个关键因素，同时也决定了探测的分辨率；探测频率越高，探测深度越浅，探测的垂直分辨率和水平分辨率越高。高频 电磁波在传播过程中发生衰减，其衰减的程度随电磁波频率的增加而增加，这也是造成探测频率越高，探测深度越浅的原因。因此，在实际工作时，必须根据目标体的探测深度选用合理的探测频率。 附图（不少于6张图片）

16位全加器

四川理工大学 课程设计任务书设计题目：采用门电路设计一个16位的全加器电路 院系：计算机学院 专业：计算机科学与技术 班级：2008级6班 指导教师：朱文忠 学生姓名：赵******************

目录： 一引言 (1) 1.1 设计背景 (1) 1.2 设计分工 (1) 二设计目的 (2) 2.1 设计目的 (2) 2.2 设计内容 (2) 三设计过程 (2) 3.1 硬件方案 (2) 3.1.1 一位全加器的原理及设计 (2) 3.1.2 四位全加器的原理及设计 (4) 3.1.3 十六位全加器的原理及设计 (7) 3.2 软件方案 (9) 3.3 可行性论证 (13) 3.4 结论 (15) 四参考文献 (16)

引言 1. 设计背景 随着计算机科学技术的发展，人们获得信息的途径更加多样，获取信息的速度更加快捷。硬件的发展允许程序员编出很多精彩的使用软件，也使得计算机更加普及。中央处理器CP U的好坏是影响和制约计算机速度和性能的关键因素。而加法器是组成C PU的的重要部件，一般运算速度的快慢就取决与每秒执行加法的次数，加法器是算术逻辑单元中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。 多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。并行进位的并行加法器又可以分为组内并行、组间串行的进位链和组内并行、组间并行的进位链。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。它们的目的就是要进位信号的产生尽可能的快,因此产生了二重进位链或更高重进位链,显然进位速度的提高是以硬件设计的复杂化为代价来实现的。 2. 设计分工 赵**（081010*****）：硬件方案、排版 吴**（081010*****）：可行性论证、结论

用JKFF触发器设计一个模为8的加法计数器

题目：用JKFF 设计模为8的加法计数器 步骤1： 分析题意 根据题目所给的条件，待设计的计数器默认为模为8的加法器，不需要求加载初值。电路只需要故电路只需时钟输入端clk ，clk 作为电路的同步时钟，不必当做输入变量对待；输出一个8进制数要3个输出端，记为0Q 1Q 2Q 。要有输出信号Y ，故共需要3个输出端。因输出量0Q 1Q 2Q 就是计数值，故采用Moore 型电路较为合适。 步骤2：建立原始状态图 模8加法器要求逢8加1,。有此状态图做出如图所示。需要8个状态故不需要化简。 /Y /0 /0 /0 S0→ S1→ S2→ S3 ↑ /1 ↓ /0 S7←S6←S5← S4 /0 /0 /0 步骤3：状态分配。 由于最大模的值为8，因此必须取代码位数n=3。假设S0=000，S1=001，S2=010，S3=011，S4=100，S5=101，S6=110，S7=111.则可以做出状态转移表如图。 步骤4：选触发器，求时钟、输出、状态、驱动方程。 因需要3位二进制代码，选用三个CP 下降沿出发的J-K 触发器，分别用FF0，FF1，FF2表示。 有状态列表可作出次态卡诺图及输出函数的卡诺图，如图所示。 与J-K 触发器的特性方程 n n n Q K Q J Q +=+1 比较得到驱动方程 输入 现态 次态 输 出 CP Q2 Q1 Q0 12 +n Q 11 +n Q 1 +n Q Y 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 2 0 1 0 0 1 1 0 3 0 1 1 1 0 0 0 4 1 0 0 1 0 1 0 5 1 0 1 1 1 0 0 6 1 1 0 1 1 1 0 7 1 1 1 1

雷达原理实验报告(哈工程)

实验报告 实验课程名称：雷达原理姓名：班级：电子信息工程4班学号： 注：1、每个实验中各项成绩按照5分制评定，实验成绩为各项总和 2、平均成绩取各项实验平均成绩 3、折合成绩按照教学大纲要求的百分比进行折合 2017年5 月

雷达信号波形分析实验报告 2017年4月5日班级电子信息工程4班姓名评分 一、实验目的要求 1. 了解雷达常用信号的形式。 2. 学会用仿真软件分析信号的特性。 3．了解雷达常用信号的频谱特点和模糊函数。 二、实验原理 为了测定目标的距离，雷达准确测量从电磁波发射时刻到接收到回波时刻的延迟时间，这个延迟时间是电磁波从发射机到目标，再由目标返回雷达接收机的时间。根据电磁波的传播速度，可以确定目标的距离为：S=CT/2 其中S：目标距离；T：电磁波从雷达到目标的往返传播时间；C：光速。 三、实验参数设置 载频范围：0.5MHz 脉冲重复周期：250us 脉冲宽度：10us 幅度：1V 线性调频信号 载频范围：90MHz 脉冲重复周期：250us 脉冲宽度：10us 信号带宽：14 MHz 幅度：1V 四、实验仿真波形

0.5 1 1.5 2 x 10 -3 时间/s 幅度/v 脉冲 1.03561.03571.03581.0359 x 10 -3时间/s 幅度/v 连续波 0.5 1 1.5 2 x 10 -3 时间/s 幅度/v 脉冲调制 -4-2 024 x 10 7 01 24 频率/MHz 幅度/d B 脉冲频谱图 -4 -2 024 x 10 7 05 104 频率/MHz 幅度/d B 连续波频谱图 -4 -2 024 x 10 7 01 24 频率/MHz 幅度/d B 脉冲调制频谱图 0.5 1 1.5 2 x 10 -3 -101时间/s 幅度/v 脉冲 8.262 8.26258.263x 10 -4 -1 01时间/s 幅度/v 连续波 0.5 1 1.5 2 x 10 -3 -101时间/s 幅度/v 脉冲调制 -4-2 024x 10 7 02 44 频率/MHz 幅度/d B 脉冲频谱图 -4 -2 024x 10 7 05 104 频率/MHz 幅度/d B 连续波频谱图 -4 -2 024x 10 7 01 24 频率/MHz 幅度/d B 脉冲调制频谱图 02004006008001000 0500100015002000

用verilog编写16位加法器 乘法器 自动售货机

Verilog课程实验报告

实验1十六位超前进位加法器 1.1系统设计要求 用超前进位加法器实现一个有符号位的16位加法器，并且考虑溢出的情况 2.1详细设计 根据超前进位加法器的原理Co = G | ( P & Ci ) S = P ^ Ci 设计出4位加法器的子模块，然后通过4个4位加法器的相连来得到十六位的加法器。原理如下图所示。溢出用flag=0表示。 3.1程序 //-------------16位超前进位加法器----------------- module cla16(a,b,s,flag); //含有a ，b ，输出s ，进位flag 的模块 input [15:0] a,b;//输入a ，b output [16:0] s; //输出 s output reg flag; //进位 FA FA FA P 0 G 1 P 0G 1 P 2G 2 P 3G 3 C o,3 C o,2 C o,1 C o,0 C i,0 FA FA FA P 0 G 1 P 0G 1 P 2G 2 P 3G 3 C o,2 C o,1 C o,0 C i,0 o,3 M u l t i p l e x e r o P 1P 2P 3 Idea: If (P0 and P1 and P2 and P3 = 1)then C o3 = C 0, else “kill” or “generate”.

wire pp4,pp3,pp2,pp1; wire gg4,gg3,gg2,gg1; wire [15:0] Cp; wire [15:0] p,g; pg i0 (a[15:0],b[15:0],p[15:0],g[15:0]); add i1 (p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],pp1,gg1); add i2 (p[7],p[6],p[5],p[4],g[7],g[6],g[5],g[4],pp2,gg2); add i3 (p[11],p[10],p[9],p[8],g[11],g[10],g[9],g[8],pp3,gg3); add i4 (p[15],p[14],p[13],p[12],g[15],g[14],g[13],g[12],pp4,gg4); add i5 (pp4,pp3,pp2,pp1,gg4,gg3,gg2,gg1,pp5,gg5); //调用四位加法器模块 add4 l0 (p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],1'b0,Cp[3],Cp[2],Cp[1],Cp[0]); add4 l1 (p[7],p[6],p[5],p[4],g[7],g[6],g[5],g[4],Cp[3],Cp[7],Cp[6],Cp[5],Cp[4]); add4 l2 (p[11],p[10],p[9],p[8],g[11],g[10],g[9],g[8],Cp[7],Cp[11],Cp[10],Cp[9],Cp[8]); add4 l3 (p[15],p[14],p[13],p[12],g[15],g[14],g[13],g[12],Cp[11],Cp[15],Cp[14],Cp[13],Cp[12]); assign s[0]=p[0]^1'b0; //保留位 assign s[1]=p[1]^Cp[0]; assign s[2]=p[2]^Cp[1]; assign s[3]=p[3]^Cp[2]; assign s[4]=p[4]^Cp[3]; assign s[5]=p[5]^Cp[4]; assign s[6]=p[6]^Cp[5]; assign s[7]=p[7]^Cp[6]; assign s[8]=p[8]^Cp[7]; assign s[9]=p[9]^Cp[8]; assign s[10]=p[10]^Cp[9]; assign s[11]=p[11]^Cp[10]; assign s[12]=p[12]^Cp[11]; assign s[13]=p[13]^Cp[12]; assign s[14]=p[14]^Cp[13]; assign s[15]=p[15]^Cp[14]; assign s[16]=pp5|gg5; //溢出判断模块 always@(a,b,s) begin if ((a[15]==1&&b[15]==1&&s[15]==0)||(a[15]==0&&b[15]==0&&s[15]==1)) flag=1'b1; else flag=1'b0; end endmodule //4位加法器模块 module add4(p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],Co,Cp[3],Cp[2],Cp[1],Cp[0]); input [3:0]p,g;

雷达原理实验报告1,2

实验一、二雷达的总体认识及基本操作I、II 一、实验目的 1.了解Bridge Master E X-Band雷达的基本组成 2.学习正确操作Bridge Master E X-Band雷达，熟悉各基本功能的 操作 二、实验设备： Bridge Master E X-Band雷达两台 S-Band收发机一台，天线一副 三、实验步骤及要领 1.开机 检查天线附近是否有人作业火其他障碍物，将亮度（BRILLIANCE）、雨雪干扰抑制（A/CRAIN）海浪干扰抑制（A/CSEA）、增益（GAIN）等控钮反时针旋到底，功能开关（FUNCTION）置“STANDBY”。开机，接通电源，将电源开关置“POWER ON”,然后雷达开始自检，倒时计数。时间到后自动显示出“RADAR STANDBY”，此时表明雷达已准备好发射（未发射前天线是不转的）。 2.调节屏幕及数据亮度 顺时针旋转显示器前端的键盘（KEY BOARD）上的亮度控钮（BRILLIANCE）使回波明亮清晰，通常应使控钮居中。 3.量程选择 在KEY BOARD上，使用操纵杆（JOYSTICK）移动光标到

“TRANSMIT”上，单击左键，选择发射及脉冲宽度选择。使光标移动到显示屏的左上方的“RANGE”，通过单击“＋”和“－”来改变量程，量程的选择与发射脉冲的宽度的关系见附录图 4.调谐调节 调谐控钮是用来调节接收机的本振频率。在进行调谐前，应首先将海浪抑制控钮（A/CSEA）反时针旋到底，并使雷达工作于最大量程，然后转动调谐控钮使调谐指示亮带达到最长。 5.增益调整 增益（GAN）控钮是用来调节接收机的放大量，此控钮应调节到显示屏幕上的背景噪声似见非见的位置。为了设置合适的增益，首先应选择最远的两个量程之一，因为远量程时背景噪声更为明显，然后俺顺时针方向慢慢旋转增益控钮，使背景噪声达到刚见未见的状态。若增益设置太低，目标回波可能被淹没在背景噪声中。 6.显示模式选择 使用光标在显示屏幕右上方菜单改变显示模式。 7.调出固定、活动距标圈 使用VRM面板可以改变活动距标圈，改变距标圈的时候注意观察显示屏上的相关读数的改变。 8.调电子方位线 使用EBL面板，转动测方位旋钮可以改变电子方位线的方位，注意观察显示屏的相关读数的变化。

16位CPU设计

设计一个非常简单的16位CPU I hear and I forget. I see and I remember. I do and I understand. -- 孔子 Easy Right 计算机研究小组 https://www.wendangku.net/doc/7f17646395.html, August 2003

第一章简介 1.目的 本项目的目的是设计一个十分简单的基于冯·诺依曼架构的16位CPU。我们将这颗CPU命名为ERVS16-CPU（EasyRight Very Simple 16-bit CPU ）。 ERVS16有它自己的指令集。并且，为了测试ERVS16，我们将在项目的最后用它的指令集编写一个十分简单的操作系统。简单的说，我们在这个项目中只考虑CPU，寄存器，内存和指令集之间的关系。这就是说我们只需要实现： (1)读/写寄存器 (2)读/写内存 (3)执行指令集中的所有指令 图1.1是ERVS16的抽象图 图 1.1 ERVS16抽象图 假设系统时钟频率是1MHz，我们将在设计中使用正缘触发时钟频率（Positive Edge Triggered Clocking）技术。复位信号首先输入一个高电平初始化 CPU ，接着当复位信号变为低电平时开始运行位于0地址的指令。 内存读/写循环时，要确保可读/可写信号是在低电平。如图1.2和1.3，所有内存读写操作都需要一个信号周期来完成。 时钟技术（Clocking Methodology）定义了信号可以被读写的时间。读写操作不能同时进行。边缘触发时钟频率技术（Edge-triggered Clocking Methodology）正是被用来防止这样的情况发生。边缘触发时钟频率技术是指机器存储的所有值都只能在时钟边缘被更新。

用单片机语言设计16位加法计算器实验报告概要

湖北第二师范学院计算机学院09计应 单片机课程设计 实验报告 课程设计名称：电子计算器 课程设计单位：10计应（1）班 课设小组成员：徐凡（1060310039） 凡平（1060310058） 彭浩（1060310045） 桂银（1060310010） 潘光卉（1060300033） 完成时间：2012年04月02日至2012年04月 24 日

单片机课程设计实验报告 课程设计题目：简易计算器 作品功能描述：当通过输入键盘数字时，能够在显示器上显示输出的数值，并且通过想实现的简单运算功能，实现计算器的加、减、乘、 除和清零，并将结果显示出来。 小组成员工作分工：徐凡：程序主框架的构造和主要功能函数的设计。 凡平：原理图的设计和硬件的焊接。 彭浩：基本功能函数的设计（“+，-，*，/”）。 桂银：程序流程图的设计和键盘扫描程序的实现。 潘光卉：编写文档和功能测试。 硬件电路设计：本设计中我们用的是AT89C52芯片,LCD1602 （PROTEUS中为LM016L）就是那个液晶屏，因为可以显示2行16个字符，故 叫做LCD1602. 11.0592M或12M晶振（CRYSTAL），两者均可，但要涉及到串口 需选用12MKEYPAD-SMALLCALC就是那个4X4键盘 电容20~30PF（CAP）,接最小电路 电容10PF主要接复位电路 RESPACK-8排阻，为20K的，一个引脚接正极，另8个引脚接 I/O口接RES电阻10K，接复位电路 实物照片：硬件原理图

原理说明： 1，上电后，屏幕初始化； 2，计算。按下数字键，屏幕显示要运行的第一个数字，再按下符号键，然后再按下数字键，屏幕显示要运算的第二个数字，最后按 下“=”号键，屏幕上显示出计算结果。 3，如果要再次计算，可以按下“ON/C”键清零，或者继续按下数字键，即可重新计算。 键盘使用说明如下： 按键功能说明：Array“+”实现两个数的相加 “-”实现两个数的相减 “×”实现两个数的乘积 “÷”实现两个数商的运算 “ON/C”计算器显示的清零和 接通电源

16位加法器设计

计算机组成原理 课程设计报告 题目 16位加法器设计B 院系信息科学技术学院 专业计算机科学与技术 班级 11计本（2） 教师 学生 学号

内容提要 本设计在其他基本加法器的基础上改进为超前进位加法器，它避免了串行进位加法器的进位延迟，提高了速度。其主要分为四章，第一章为设计概述，主要介绍设计的任务、目标，以及设计环境，第二章为总体设计方案，其主要介绍本设计中系统设计的框架。第三章为仿真测试，给出了系统在仿真环境下波形测试结果，看是否满足题目要求。第四章为设计心得总结，主要是介绍在经过本次设计后，自己的一些心得体会。最后还给出了本设计的一些参考文献。

前言 计算机组成原理是一门实践性很强的课程；其课程设计目的在于综合运用所学知识，全面掌握微型计算机及其接口的工作原理、编程和使用方法；在设计中，通过小组协作提出设计方案，进行软件设计、调试，最后获得正确的结果，可以加深和巩固对理论知识的更好掌握，进一步建立计算机应用系统体概念，初步掌握单片机软、硬件开发方法，为以后进行实际的单片机软、硬件应用开发奠定良好的基础。 本设计是利用74181、74182芯片组成了16位加法器的组间组内并行。 。

目录 1设计概述 (5) 1.1设计任务 (5) 1.2 设计要求 (5) 1.3设计环境 (5) 2总体设计方案 (6) 3仿真测试 (9) 4设计个人总结 (10) 参考文献： (10)

1设计概述 1.1设计任务 1、掌握MaxPlus2软件的使用方法。 2、熟悉74系列芯片的组成和工作过程。 3、掌握半加器，一位全加器的设计原理，掌握超前进位产生电路的设计方法。 4、正确将电路原理图下载到试验箱中。 5、正确通过实验箱连线实现一位二进制数的相加并得到正确结果。 6、完成设计实验报告。 7、完成课程设计答辩。 1.2 设计要求 1、巩固和运用所学课程，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力。 2、学会使用MAX-PLUSⅡ软件设计电路原理图及功能模拟 3、熟悉常用的门电路 1.3设计环境 MaxPlus2

电工课程设计 加法计数器

电子技术 课程设计 院系：汽车学院 班级：汽车运用工程 学号：2202070332 指导老师：李民 姓名：文雨佳

四位二进制加法器 一技术要求: （1）四位二进制加数与被加数输入 （2）二位数码管显示 二摘要： 此设计的是简单的四位二进制加法器，在计算机中，其加、减、乘、除运算都是分解成加法运算进行的。此次设计选择超前进位二进制并行加法器T693，在译码器上选择五输入八输出的译码器，要用二位数码管显示，需要采用七段显示译码器。本次设计采用的是共阴极数码管所以选择74ls248（74ls48）译码器三总体设计方案论证与选择： 设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位二进制并行加法器。 加法器选择：超前进位二进制并行加法器 设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位

的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和si=ai i i+ ibi i+ i ici+aibici (1) 进位ci＋1=aibi+aici+bici (2) 令gi=aibi，(3) pi=ai+bi, (4) 则ci＋1= gi+pici (5) 只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把(5)式展开，得到 ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0 (6) 随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由（1）式得出。 使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。 四设计方案的原理框图、总体电路图、接线图及说明