刘增辉-vhdl实验报告-实验2 五人表决器

学生实验报告

实验课名称：VHDL硬件描述语言

实验项目名称：五人表决器

专业名称：电子科学与技术

班级：32050801

学号：3205080135

学生姓名：刘增辉

教师姓名：程鸿亮

_2010__年__11__月__6__日

哈工大FPGA设计与应用分频器设计实验报告

FPGA设计与应用 分频器设计实验报告 班级：1105103班 姓名：郭诚 学号：1110510304 日期：2014年10月11日

实验性质：验证性实验类型：必做开课单位：电信院学时：2学时 一、实验目的 1、了解Quartus II软件的功能； 2、掌握Quartus II的HDL输入方法； 3、掌握Quartus II编译、综合、适配和时序仿真； 4、掌握Quartus II管脚分配、数据流下载方法； 5、了解设计的资源消耗情况； 6、掌握分频器和计数器的实现原理； 7、掌握数码管的静态和动态显示原理 二、实验准备（1分） 2.1 EP2C8的系统资源概述 逻辑单元8,256 M4K RAM 块(4k比特+512校验比特) 36 总的RAM比特数165,888 嵌入式乘法器18 锁相环PLLs 2

2.2 工程所用到的FPGA引脚及功能说明 工程所用到的FPGA引脚及功能说明： PIN_23是时钟引脚； PIN_114 PIN_117 PIN_127 PIN_134是数码管的位选引脚； PIN_133 PIN_116 PIN_110 PIN_112 PIN_128 PIN_118 PIN_115是数码管段选信号引脚；实验所用的LED是共阴级连接 2.3 数码管的动态显示原理 动态显示是将所有数码管的8个显示笔划"a,b,c,d,e,f,g,dp"的同名端连在一起，另外为每个数码管的公共极COM增加位选通控制电路，位选通由各自独立的I/O 线控制，当输出字形码时，所有数码管都接收到相同的字形码，但究竟是那个数码管会显示出字形，取决于FPGA对位选通COM端电路的控制，所以只要将需要显示的数码管的选通控制打开，该位就显示出字形，没有选通的数码管就不会亮。通过分时轮流控制各个数码管的的COM端，就使各个数码管轮流受控显示，这就是动态驱动。在轮流显示过程中，每位数码管的点亮时间为1～2ms，由于人的视觉暂留现象及发光二极管的余辉效应，尽管实际上各位数码管并非同时点亮，但只要扫描的速度足够快，给人的印象就是一组稳定的显示数据，不会有闪烁感。

四选一、四位比较器、加法器、计数器、巴克码发生器、七人表决器

EDA实验报告 姓名： 学号： 班级：

实验14选1数据选择器的设计 一、实验目的 1．学习EDA软件的基本操作。 2．学习使用原理图进行设计输入。 3．初步掌握器件设计输入、编译、仿真和编程的过程。 4．学习实验开发系统的使用方法。 二、实验仪器与器材 1．EDA开发软件一套 2．微机一台 3．实验开发系统一台 4．打印机一台 三、实验说明 本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。 本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。 实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。学会管脚锁定以及编程下载的方法等。 四、实验要求 1．完成4选1数据选择器的原理图输入并进行编译； 2．对设计的电路进行仿真验证； 3．编程下载并在实验开发系统上验证设计结果。 五、实验结果 4选1数据选择器的原理图： 仿真波形图：

管脚分配：

实验2 四位比较器 一、实验目的 1．设计四位二进制码比较器，并在实验开发系统上验证。 2．学习层次化设计方法。 二、实验仪器与器材 1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明 本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和 0123B B B B ，输出为M （A=B ），G （A>B ）和L （A

七人表决器实验报告

七人表决器 一．实验目的 1．掌握Quartus II软件安装，熟悉Quartus II操作环境。 2．初步了解VHDL语言。 3．学习使用行为级描述方法设计电路。 二．实验原理 七人表决器 使用7个电平开关作为表决器的7个输入变量，输入为电平“1”时表示表决者“赞同”，输入为电平“0”时表示表决者“不赞同”。当表决器的7个输入变量中有不少于4个输入变量输入“1”，那么表决结果输出逻辑高电平，表示表决“通过”，否则，输出逻辑低电平，表示表决“不通过”。 七人表决器的可选设计方案非常多，可以采用使用全加器的组合逻辑。使用VHDL 进行设计的时候，可以选择行为级描述、寄存器级描述，结等方法。 当采用行为级描述的时候，采用一个变量记载选举通过的总人数。当这个变量的数值大于等于4时，表决通过，绿灯亮；否则表决不通过，黄灯亮。因此，设计时，需要检查每一个输入的电平，并且将逻辑高电平的输入数目进行相加，并且进行判断，从而决定表决是否通过。 二．实验内容 1．安装Quartus II软件，熟悉Quartus II操作环境。 2．使用VHDL实现上述描述。 3．波形仿真。 4．生成元件以及RTL 四．设计提示 1．初次接触VHDL应该注意程序的框架结构，数据类型和运算操作符。 2．了解变量和信号的区别。 3．了解进程内外语句的顺序和并行执行的区别。 4．设计文本的端口可如下：

《VHDL 语言与数字逻辑电路设计》实验指导书 - 2 – 设计文本： LIBRARY IEEE; library ieee; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_unsigned.ALL; ENTITY vote7 IS PORT( men:in std_logic_vector(6 downto 0); LedPass,LedFail:OUT std_logic ); END vote7; ARCHITECTURE behave OF vote7 IS signal pass:std_logic; BEGIN PROCESS(men) variable temp:std_logic_vector(2 downto 0); BEGIN temp:="000"; for i in 0 to 6 loop if(men(i)='1')then temp:=temp+1; else temp:=temp+0; end if; end loop; pass<=temp(2); END PROCESS; LedPass<='1' WHEN pass='1'ELSE '0'; LedFail<='1' WHEN pass='0'ELSE '0'; --库和程序包 --实体 --结构体 --结束

分频器实验报告

分频器实验报告 分频器实验报告 start simulation直至出现 simulation as suessful，仿真结束。观察仿真结果。 时序仿真 图 ： 六．实验过程所出现的问题及其解决 通过本次实验，初步掌握了语言的初步设计，收获颇多。但在实验过 程中也遇到了许多的问题，通过自己的独立思考和老师同学的相互讨 论对这个实验有了进一步的了解和认识。在最初建立工程的地方出现 了不少问题，因为没有详细阅读教材，导致无法成功建立工程运行程 序，最后认真熟读教材后，解决了问题。通过对错误的分析和解决， 让自己更好的掌握这一软件的基础操作，为下一次试验打下了见识的 基础。篇五： 八位十进制分频器实验报告 重庆交通大学信息科学与工程学院综合性实 验报告 姓名： 赵娅琳学号 10950214 班级：

通信工程专业201X级 2班 实验项目名称： 8位16进制频率及设计 实验项目性质： 设计性 实验所属课程： 数字设计基础 实验室 BEGIN IF CLKK'EVENT AND CLKK='1' THEN --1Hz时钟2分频 Div2CLK <= NOT Div2CLK; END IF; END PROCESS; PROCESS BEGIN IF CLKK='0' AND Div2CLK='0' THEN RST_CNT<='1'; --产生计数器清零信号 ELSE RST_CNT <='0'; END IF; END PROCESS; Load <= NOT Div2CLK; CNT_EN <= Div2CLK; END behav; 3、十进制计数模块

单片机七人表决器

一.方案设计 1.设计题目：七人表决器。 2.实训要求 利用AT89S51单片机设计并制作会议表决计票器电路。具体要求如下： 1、可供57个人进行表决，每个人有一个“同意”和一个“反对”按键，表决时两个键先按下的一个有效，若再按另一个键将清楚前一次按键的效能；每次表决每个按键只能是第一次按的有效，多按的次数无效，除非前一次按键的效能已被清楚或没有生效。 2、会议主持人可利用按键控制表决开始和结束；开始表决后，点亮黄色指示灯，表示可以进行表决，同时清楚原来的表决结果；结束表决后显示表决结果；“同意”多于“反对”点亮绿色指示灯，反之点亮红色指示灯。 3、在实现上述功能的基础上增加“同意”数和“反对”数的显示。 二．硬件电路设计和原理。 1.硬件设计思路： 设计题目为5—7人表决器，题目选为七人表决器，七个按键表示同意，七个按键表示反对，各按键与单片机的输入端口相连，因此可选用单片机的四个I/O口，因为在单片机内部P1和P2都有上啦电阻，而P0没有上啦电阻，要在外部加上一个上拉电阻，为了简化电路，把P1和P2口选为按键同意和反对的输入端，因为表决考试和结束要

利用主持人按键来控制，我采用外部中断0和外部中断一来控制其开始和结束；设计要求中需要四张灯，分别为2个红灯，一个黄灯，一个绿灯，其中三个灯用于输出显示，可用单片机的I/O口，另外一个红灯作为电源灯来显示，判断是否通电，因为P1口和P2口用做按键的同意和反对，把P2剩余的I/O口与三个灯连接，分别连接在P2.3,P2.4,P2.5口，因为P0口是低电平有效所以我的P0口与LED现实器相连用于显示反对与同意的人数的多少，采用动态显示的方式，为了保证两个显示器不再相同时间显示相同的数字，所以LED显示器的公共端受另外一组信号的控制，采用延时的方式让它们分别显示出来。 2.元件参数确定： 设计中需要四盏灯，分别为两个红灯，一个绿灯，一个黄灯，P0口的输出端输出高电平一般为5伏左右，最大电流为五毫安，因此必须加上限流电阻，我选用的是470欧的电阻，然后将单片机的最小系统加入此次的电路中。 3.元件清单： 14个开关用于7人同意与反对按键，另外两个开关用做控制投票开始和结束的总开关。 电容：用于单片机的最小系统。 发光二极管：用于表示投票开始与结束，和最后同意与反对票数的对比情况。 电阻：用于限流。

八位十进制分频器实验报告

重庆交通大学 信息科学与工程学院 综合性实验报告 姓 名： 赵娅琳 学 号 10950214 班 级： 通信工程专业2010级 2班 实验项目名称： 8位16进制频率及设计 实验项目性质： 设计性 实验所属课程： 数字设计基础 实验室(中心)： 现代电子实验中心 指 导 教 师 ： 李 艾 星 实验完成时间： 2012 年 6 月 18 日

教师评阅意见： 签名：年月日 实验成绩： 一、课题任务与要求 1、验证8位16进制频率计的程序； 2、根据8位16进制频率计的程序设计8位10进制频率计； 二、设计系统的概述 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率，通常情况下计算每秒内待测的脉冲个数，此时闸门时间为1秒，闸门时间也可以大于或小于1秒。频率信号易于传输，抗干扰性强，可以获得较好的测量精度。 数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器，另外包括脉冲发生器、姨妈驱动电路和显示电路。 工作过程：系统正常工作时，脉冲信号发生器输入1HZ的标准信号，经过测频控制信号发生器的处理，2分频后即可产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。测量信号时，将被测信号通过计数器作为时钟。当技术闸门信号高平有效时，计数器开始计数，并将计数结果送入锁存器中。设置锁存器的好处是现实的数据稳定，不会由于周期的清零信号而不断闪烁。最后将所存的数值由外部的译码器并在数码管上显示。 三、单元电路的设计与分析（重点描述自己设计部分） 1、八位十进制计数顶层模块设计 （1）、此模块是元件例化语句将各个元件（测频控制模块、十进制计数模块、测频锁存器模块）连接形成一个整体，完成最终频率计所期望的功能。

VHDL非整数分频器设计实验报告

非整数分频器设计 一、 输入文件 输入时钟CLK: IN STD_LOGIC 二、 设计思路 1. 方法一：分频比交错 （1） 确定K 值 先根据学号S N 确定M 和N ：为了保证同学们的学号都不相同，取学号的后四位，即N S =1763 ()mod 1920(mod 17)0 17mod 17 S S S N N if N then M else M N =+=== 由以上公式，得N=(1763 mod 19)+20=35 M=(1763 mod 17)=12 然后根据下式计算分频比K 的值： 8()9N M M K N -+= = =8.34285714 （2） 确定交错规律 使在35分频的一个循环内，进行12次9分频和23次8分频，这样，输出F_OUT 平均为F_IN 的8.34285714分频。为使分频输出信号的占空比尽可能均匀，8分频和9分频应‘交替’进 （3） 设计框图：要求同步时序设计

（4）代码 在实体内定义两个进程（PROCESS P1和PROCESS P2），一个进程控制输出8/9分频，一个进程控制35分频周期比例输出。控制器输出FS_CTL信号控制输出是8分频还是9分频，分频器输出C_ENB信号来控制35分频计数器计数。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DIV IS--定义实体,实体名DIV PORT(F_IN: IN STD_LOGIC;--输入时钟信号 F_OUT: OUT STD_LOGIC--输出时钟信号 ); END DIV; ARCHITECTURE A OF DIV IS SIGNAL CN1: INTEGER RANGE 0 TO 7;--8分频计数器 SIGNAL CN2: INTEGER RANGE 0 TO 8;--9分频计数器 SIGNAL CN: INTEGER RANGE 0 TO 34;--整体计数器 SIGNAL C_ENB: STD_LOGIC;--整体计数器时钟驱动信号 SIGNAL FS_CTL: STD_LOGIC;--控制8、9分频比例信号,高电平8分频,低电平9分频 BEGIN P1:PROCESS(F_IN)--8、9分频计数进程 BEGIN IF (F_IN'EVENT AND F_IN='1') THEN IF(FS_CTL='0') THEN--9分频 IF CN2=8 THEN--计数 CN2<=0; ELSE CN2<=CN2+1; END IF; IF CN2>4 THEN--控制输出,占空比0.5 F_OUT<='1'; ELSE F_OUT<='0'; END IF; IF CN2=8 THEN--控制整体计数器驱动信号 C_ENB<='1'; ELSE C_ENB<='0'; END IF; ELSE IF CN1=7 THEN--8分频计数,同上 CN1<=0; ELSE CN1<=CN1+1; END IF; IF CN1>3 THEN F_OUT<='1'; ELSE F_OUT<='0'; END IF; IF CN1=7 THEN C_ENB<='1'; ELSE C_ENB<='0'; END IF; END IF; END IF; END PROCESS P1; P2:PROCESS(C_ENB)--整体计数进程 BEGIN IF (C_ENB'EVENT AND C_ENB='1') THEN--由驱动信号驱动 IF CN=34 THEN--计数 CN<=0; ELSE CN<=CN+1; END IF; IF (CN=34 OR CN=2 OR CN=5 OR CN=8 OR CN=11 OR CN=14 OR CN=17 OR CN=20 OR CN=23 OR CN=26 OR CN=29 OR CN=32) THEN FS_CTL<='0'; ELSE FS_CTL<='1'; END IF;--8、9分频比例分配 ELSE CN<=CN; END IF; END PROCESS P2; END A;

七人表决器

学院名称电子技术基础课程设计报告 七人表决器电路设计报告 学生姓名__ _____ 学号 专业 指导教师 系别__ _ 年月日

一、评语（根据学生答辩情况及其报告质量综合评定）。 二、评分 指导教师签字： 年月日

摘要 本次设计的七人表决器，是投票系统中的客户端，是一种代表投票或举手表决的表决装置。表决时，与会的有关人员只要按动各自表决器上“赞成”“反对”“弃权”的某一按钮，相应灯的明亮即显示出表决结果。在七人表决器中七个人分别用手指拨动开关 SW1、SW2、SW3、SW4、SW5、SW6、SW7 来表示自己的意愿，如果对某决议同意，各人就把自己的指拨开关拨到高电平（上方）不同意就把自己的指拨开关拨到低电平（下方）。表决结果用 LED（高电平亮）显示，如果决议通过那么发光二极管会发亮；如果不通过那么发光二极管就不亮；如果对某个决议有任意四到七人同意，那么此决议通过，发光二极管就会发亮；如果对某个决议只有一个人或没人同意，那么此决议不通过，发光二极管就不会亮。根据设计与制作的主要内容按照设计题目，以及所学的组合逻辑所学的知识及数字电路和嵌入式的知识完成七人表决器的设计，使之能够满足表决时少数服从多数的表决规则，根据逻辑真值表和逻辑表达式完成表决功能。首先根据七人多数表决电路列出真值表，进行化简，写出逻辑表达式，画出逻辑图。

目录 1 概述 (1) 2 系统总体方案及硬件设计 (2) 2.1电路的总体原理框图 (2) 2.2元件选择 (2) 3 各模块设计 (3) 3.1投票按键部分电路设计 (3) 3.2输入转换部分及控制电路 (3) 3.3票数统计部分及控制电路 (4) 3.4票据分析与结果显示分 (5) 3.5总体电路 (7) 4 软件仿真 (8) 5 课程设计体会 (9) 参考文献（按照标准格式） (10)

三人表决器EDA实验

三人表决器 1、实验目的 掌握在Quartus Ⅱ开发环境下，运用硬件描述语言输入法对“三人表决器”进行设计输入、编译、调试和仿真的方法。 “三人表决器”电路的输入为SW1、SW2 和SW3，输出为L3 和L4，位宽均为1 位。当SW1、SW2 和SW3中有超过2个以上的输入为1时，要求熟悉整个设计流程，从打开、建立文档、编辑、编译、建立激励信号波形及最后仿真的整个过程。 2、实验内容 （1）在Quartus Ⅱ开发环境下，建立工程，并将三人表决器的硬件描述语言程序输入； （2）完成编译、调试和仿真，分析实验仿真结果，并判断其正确性。 3、教学形式 （1）本实验为验证型实验，学生在实验前预习实验指导书； （2）指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明； （3）实验结束之后，学生按照实验报告的书写格式自行完成实验报告。 4、应达到的实验能力标准 （1）能熟练地在Quartus Ⅱ开发环境下，建立工程，并将三人表决器的硬件描述语言程序输入； （2）能熟练地进行编译和调试，排除编译后的错误； （3）正确地在仿真之前进行功能仿真的设置，并熟练地完成功能仿真； （4）掌握基于ACEX1K系列EP1K30TC144-3器件的时序仿真方法。 5、实验原理 三个人分别用拨位开关SW1、SW2、SW3 来表示自己的意愿，如果对某决议同意，各人就把自己的拨位开关拨到高电平，不同意就把自己的拨位开关拨到低电平。表决结果用LED （高电平亮）显示，如果决议通过那么实验板上L3 灯亮；如果不通过那么实验板上L3 灯不亮；如果对某个决议有任意二到三人同意，那么此决议通过，L3 亮；如果对某个决议只有一个人或没人同意，那么此决议不通过，L3 灯不亮。 6、实验步骤 双击Quartus4. 2 图标，启动Quartus4. 2，并新建工程

EDA分频器实验教案

实验三：整数分频器的设计 一实验目的 了解利用类属设计可配置的重用设计技术。 二实验原理 利用类属n 可以改变分频器的分频系数，输出q的频率是输入信号clk频率的1/n。通过给n赋不同的值，就可以得到需要的频率。 三实验器材 EDA实验箱 四实验内容 1.参考教材第5章中5.3.1，完成整数分频器的设计。 2.修改5. 3.1中的分频系数n，观察仿真波形和实验箱输入/输出信号的变化。 3.在试验系统上硬件验证分频器的功能。 在实验三中，建议将实验箱的实验电路结构模式设定为模式7。输入信号clk由键7的输出来模拟，输入信号reset_n由键8模拟，输出信号q接至LED：D14。当然，也可以由实验者设定到其它功能相似的键或者LED。

代码：（参考教材第5章中5.3.1） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div is generic(n:integer:=8); port(clk,reset_n:in std_logic; q: out std_logic); end div; architecture behavl_div of div is signal count:integer range n-1 downto 0; begin process(reset_n,clk) begin if reset_n='0' then q<='0'; count<=n-1; elsif(clk'event and clk='1' and clk'last_value='0')then count<=count-1; if count>=(n/2)then q<='0'; else q<='1'; end if; if count<=0 then count<=n-1; end if; end if; end process; end behavl_div; 五实验注意事项 1.编写代码时一定要书写规范 2模式的选择和引脚的配置一定要合理 六实验报告 简述实验过程，将实验项目分析设计，仿真和测试写入实验报告。

七人表决器

EDA技术课程设计设计题目：七人表决器设计 院系：电气信息学院 专业年级：电子信息工程2010级 学生姓名：XXX 学号：XXXXXXX 指导教师：XXXXX 时间：2013年1月13日

用VHDL 设计七人表决器 一、实验目的 1、熟悉 VHDL 的编程。 2、熟悉七人表决器的工作原理。 3、进一步了解实验系统的硬件结构。 二、实验原理 所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。 七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4 时，则认为同意；反之，当否决的票数大于或者等于4时，则认为不同意。实验中用7个拨动开关来表示七个人，当对应的拨动开关输入为‘1’时，表示此人同意；否则若拨动开关输入为‘0’，则表示此人反对。表决的结果用一个LED表示，若表决的结果为同意，则 LED 被点亮；否则，如果表决的结果为反对，则 LED 不会被点亮。同时，数码管上显示通过的票数。 三、实验内容 本实验就是利用实验系统中的拨动开关模块和LED模 块以及数码管模块来实现一个简单的七人表决器的功能。 拨动开关模块中的K1～K7表示七个人，当拨动开关输入为 ‘1’时，表示对应的人投同意票，否则当拨动开关输入为

‘0’时，表示对应的人投反对票；LED 模块中 LED1 表示七人表决的结果，当 LED1 点亮时，表示此行为通过表决；否则当 LED1 熄灭时，表示此行为未通过表决。同时通过的票数在数码管上显示出来。 四、硬件系统组成框图 五、VHDL程序实现 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity bjq7 is

数控分频器实验报告

《数控分频实验》 姓名：谭国榕班级：12电子卓越班学号：201241301132 一、实验目的 1.熟练编程VHDL语言程序。 2.设计一个数控分频器。 二、实验原理 本次实验我是采用书上的5分频电路进行修改，通过观察其5分频的规律进而修改成任意奇数分频，再在任意奇数分频的基础上修改为任意偶数分频，本次实验我分为了三个部分，前两部分就是前面所说的任意奇数分频和任意偶数分频，在这个基础上，再用奇数输入的最低位为1，偶数最低位为0的原理实现合并。 三、实验步骤 1.任意奇数分频 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DIV1 IS PORT(CLK:IN STD_LOGIC; D:IN INTEGER RANGE 0 TO 255; K1,K2,K_OR:OUT STD_LOGIC ); END; ARCHITECTURE BHV OF DIV1 IS SIGNAL TEMP3,TEMP4:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL M1,M2:STD_LOGIC; --SIGNAL OUT1,OUT2,OUT3:STD_LOGIC; BEGIN PROCESS(CLK,TEMP3) BEGIN IF RISING_EDGE(CLK) THEN IF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF; IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF; END PROCESS; PROCESS(CLK,TEMP4) BEGIN IF FALLING_EDGE(CLK) THEN IF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF; IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2;

七人表决器实验报告

竭诚为您提供优质文档/双击可除七人表决器实验报告 篇一：哈工大电工学新技术实践实验报告-7人表决器 总成绩： 一、设计任务 1、有七人参与表决，显示赞同者个数。 2当赞同者达到及超过4人时，绿灯显示表示通过。 二、设计条件 本设计基于软件multisim10.0.1进行仿真，在电机楼实验室20XX5进行验证。 三、设计要求 1、熟悉74Ls161，74Ls151，数码管的工作原理。 2、设计相应的电路图，标注元件参数，并进行仿真验证。 四、设计内容 1.电路原理图（含管脚接线）电路原理图如图1所示 图1电路原理图 2.计算与仿真分析

仿真结果如图2、3、4所示 图2仿真结果 图4仿真结果 4.调试流程 调试流程如图5所示 图5调试流程 5.设计和使用说明 74Ls151芯片为互补输出的8选1数据选择器，引脚排列如图6所示，功能见表1。选择控制端（地址端）为c～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，g为使能端，低电平有效。 （1）使能端g＝1时，不论c～A状态如何，均无输出（Y＝0，w＝1），多路开关被禁止。 （2）使能端g＝0时，多路开关正常工作，根据地址码c、b、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。如：cbA＝000，则选择D0数据到输出端，即Y＝D0。如：cbA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。 图674Ls151引脚排列 表174Ls151功能表 74Ls161功能： （1）异步置“0”功能：接好电源和地，将清除端接低

电平无论其他各输入端的状态如何，测试计数器的输出端，如果操作无误Q3~Q0均为0。 （2）预置数功能：将清除端接高电平，预置控制端接低电平，数据输入端D3~D0置0011，在cp的上升沿作用后，测试输出端Q3~Q0的电平。如果操作准确，D3~D0的数据为0011，说明D3~D0的数据已预置到Q3~Q0端。 （3）计数和进位功能：将LD、cr、ceT、cep端均接高电平，cLK端输入单脉冲，记录输出端状态。如果操作准确，每输入一个cp 脉冲，计数器就进行一 篇二：课程设计报告---七人表决器设计 电子综合设计 题目 学院 专业 班级学生姓名指导教师 七人抢答器设计计信学院电子信息工程 20XX年6月18日 一、设计原理 所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。七人表决器顾名思义就是由七个人

数字电路——三人表决器

数电设计实验报告 三 人 表 决 器

[设计题目] 三人表决器的设计与装配 [设计要求] 1．熟悉各元件的性能和设置元件的参数。 2．对电路图的原理进行分析，并对原理图进行改良，弄清楚电路的工作原理。 3. 元件安装符合工艺要求，既考虑其性能又应美观整齐。 焊接元件要注意焊点的圆润。 4.对元件的性能进行评估和替换、用性能和使用范围更好， 更常用的元件进行替换，使自己实际的元件更接近实际使用。 5 .学习数字逻辑电路的设计方法。 6. 熟知74LS138和74LS20芯片各引脚的功能及内部结构。 7.学会使用74LS138和74LS20芯片。 8.学会真值表与逻辑表达式及卡诺图之间的转换，能根据 化简后的逻辑表达式画出逻辑电路。 [电路介绍] 三人表决器主要由一个3-8位译码器（74LS138）和2个4输入与非门（74LS20）组成。通过三个按钮接受用户

输入。按钮按下表示同意，不按下表是否决，当没有人按下按钮时，或只有一个人按下按钮时，例如，S1按下，而S2和S0未按下，则红灯亮，绿灯灭，蜂鸣器无声音，表示否决，当有两个人及以上的人按下按钮后，例如，S1和S2按下，则红灯灭，绿灯亮，蜂鸣器发音，表示通过。 [电路原理] [元器件清单]

[电路真值表] 注（1表示同意、灯亮） （0表示不同意、灯不亮）

[PC板及实物图]

[电路的调试：] 电路的结果分析：在焊接是尽可能避免线路的交叉，不要把焊电焊的过大，相邻焊盘绝缘的一定不能连接在一起。 [设计心得体会] 通过这次实验，我从中收获了很多，懂得了对电路的进一步分析，也从而巩固和提高电路的设计能力、元件的选择及检测的能力等，同时也对我们所学的知识的掌握，通过本次实验我学会了逻辑表达式图之间的转换，通过检测电路使我们对电路有了更深的了解.

分频器的设计

分频器的设计 一、课程设计目的 1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。 2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。价格在几十元以下的分频器质量难以保证，实际使用表现平庸。自制分频器可以较少的投入换取较大的收获。 二.内容 分频器-概述 分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。正弦分频器除在输入信噪比低和频率极高的场合已很少使用。

分频器-作用 分频器是音箱中的“大脑”，对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。 在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。尤其在中、高频部分，分频电路所起到的作用就更为明显。其作用如下： 合理地分割各单元的工作频段； 合理地进行各单元功率分配； 使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真； 利用分频电路的特性以弥补单元在某频段里的声缺陷； 将各频段圆滑平顺地对接起来。 分频器-分类 1）功率分频器：位于功率放大器之后，设置在音箱内，通过LC滤波网络，将功率放大器输出的功率音频信号分为低音，中音和高音，分别送至各自扬声器。连接简单，使用方便，但消耗功率，出现音频谷

七人表决器实验

3.3实验三七人表决器设计 3.3.1实验目的 1、掌握用QuartusII软件设计基本数字系统流程及注意事项。 2、进一步熟练掌握程序的编译、仿真、生成模块及芯片引脚号码锁定方法。 3、掌握分层设计的方法和注意事项 4、在实验报告中，总结数字系统设计步骤及注意事项。 3.3.2实验内容 基于QuartusII软件及VHDL语言实现七人表决器。当参与表决的7人中有4个或4个以上赞同时，表决器输出“1”表示通过，否则输出“0”表示不通过，并显示赞成和反对的人数。用7个开关作为表决器的7个输入变量，数码管显示人数，LED灯显示是否通过。 本实验4学时。 3.3.3实验仪器 ZY11EDA13BE型实验箱。 3.3.4实验原理 分析实验要求，七人表决器系统主要由两个模块构成：投票计数模块和数码管显示模块。 一、建立项目 （1）新建文件夹。路径及文件名中不可出现汉字。 （2）新建项目。一个数字系统可以由多个模块构成，使所有模块连接在一起的总文件叫做顶层文件，只有顶层文件名可以且必须与项目名相同。项目取名为bjq7。 （3）选择芯片

二、建立文件 首先，建立各个VHDL功能模块。 1.投票计数模块。 （1）新建VHDL文件 编辑VHDL程序。投票计数模块输入为七个电平开关input，输出为同意的人数agree，反对的人数disagree，是否通过指示灯y，程序清单如下： library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity BJQ is port(input:in std_logic_vector(6downto0);七个输入开关agree:out std_logic_vector(3downto0);同意的人数 disagree:out std_logic_vector(3downto0);不同意的人数 y:out std_logic);是否通过标志 end; architecture one of BJQ is begin process(input) variable cnt:integer range0to7; variable cnt0:integer range0to7; begin cnt:=0; for i in6downto0loop if input(i)='1'then cnt:=cnt+1; end if; end loop; cnt0:=7-cnt; if cnt>3then y<='0'; else y<='1'; end if; case cnt is when0=>agree<="0000"; when1=>agree<="0001"; when2=>agree<="0010"; when3=>agree<="0011"; when4=>agree<="0100"; when5=>agree<="0101"; when6=>agree<="0110"; when7=>agree<="0111"; when others=>agree<="0000"; end case; case cnt0is when0=>disagree<="0000"; when1=>disagree<="0001"; when2=>disagree<="0010"; when3=>disagree<="0011"; when4=>disagree<="0100"; when5=>disagree<="0101"; when6=>disagree<="0110"; when7=>disagree<="0111";

实验报告1 简单分频器

课程名称：FPGA指导老师：_竺老师_______成绩：__________________ 实验名称：简单分频器的设计实验类型：_______同组学生姓名：__俞杰草______ 一、实验目的和要求（必填）二、实验内容和原理（必填） 三、主要仪器设备（必填）四、操作方法和实验步骤 五、实验数据记录和处理六、实验结果与分析（必填） 七、讨论、心得 一．实验目的 a)熟悉Xilinx ISE软件，学会设计，仿真，综合和下载。 b)熟悉实验板电路设定频率的方法。 二．实验内容 根据实验板上晶振的输入频率50MHz，如果直接用这么高的时钟频率来驱动LED的闪烁，人眼将无法分辨。因此本实验着重介绍如何通过分频计数器的方式将50MHz的输入频率降低为人眼可分辨的频率（10Hz以下），并在实验板的LED2~LED5上显示出来。 三．实验记录 【实验现象】 当将rst_n信号对应的开关拨下，led0熄灭，其他所有led亮。 当将rst_n信号对应的开关往上拨，有7盏led亮，1盏led灭，且灭的led从led0向led7，再跳回led0不断循环往复的移动。 【主要程序段分析】 reg[22:0]cnt; always@(posedge clk) if(rst_n)cnt<=23'd0; else cnt<=cnt+1'b1;//带复位键的位宽为24位的分频计数器，以降低闪烁频率reg[7:0]led; always@(posedge clk) if(rst_n) led<=8'b00000001;//按键复位 else if((cnt==23'h7fffff)&&(led==8'b10000000)) led<=8'b00000001;//循环一周后从D5开始下一周的循环 else if(cnt==23'h7fffff) led<=led<<1;//左移一位，右端补零 assign led_d2=~led[2]; assign led_d4=~led[4];

课程设计试验报告三人表决器

武汉纺织大学《数字逻辑》课程设计报告 题目：三裁判表决器 院系：数学与计算机学院 专业班级：计科094 学号：0904681223 学生姓名：李勤 指导教师：朱勇 2011年 5 月20 日

一、 引言 通过对传统数字电路的设计，掌握对数字逻辑设计概念的熟悉。 二、系统介绍： 主要仪器是TOS-2数字电路实验系统。选用的芯片是74LS151 8-1数据选择器。通过设计好的逻辑表达式，在TOS--2数字电路上选择好个个需要连入的拐脚，进行连线。实现三人表决器的功能。 三、设计任务及设计原理： 引脚图 功能表 设计有三个变量输入A ,B C ，二个输出 W ,F,其中F=W ， 逻辑表达式： F=ABC C AB C B A BC A +++。A,B,C 通过三个开关相接，把D0---D7设置好之后， 16 15 14 13 12 11 10 9 74LS151 1 2 3 4 5 6 7 8V CC D 4 D 5 D 6 D 7 A 0 A 1 A 2D 3 D 2 D 1 D 0 Y Y S GND 输 入输 出D A 2 A 1 A 0 S Y Y × × × × 1D 0 0 0 0 0 D 1 0 0 1 0 D 2 0 1 0 0D 3 0 1 1 0D 4 1 0 0 0D 5 1 0 1 0D 6 1 1 0 0D 7 1 1 1 00 1D 0 0D D 1 1D D 2 2D D 3 3D D 4 4D D 5 5D D 6 6D D 7 7D

就可以通过调节开关来输入。输出接到一个LED灯，如果通过，那么灯就亮，否则的话，灭。 74LS151 0 G A A B B C C D0 D1 Y Y 0 D3 D3 W D4 1 D5 D6 D7 方法之一 四、代码清单：（机房答辩,提交代码） 只需要连线，无代码。 五、程序调试心得体会： 第一次线连接好之后，首先试验的是逻辑功能的正确性。用了两个LED灯，来作为输出，三个开关组合成A,B,C的八种状态。确保正确性之后，在进行的验证三人表决器。试验顺利，没有遇到困难。 六、参考文献： [1] 朱勇,数字逻辑，中国铁道出版社，2007.12 [2] 夏宇闻，Verilog DHL 入门，北京航空大学出版社，2007.5 七、致谢：感谢同学袁盼的一起合作，在连线过程中遇到问题时，一起商量。