8通道10b的R-C混合式SAR ADC的设计

８通道１０ｂ的Ｒ－Ｃ混合式ＳＡＲＡＤＣ的设计

作者：裴晓敏

来源：《现代电子技术》2008年第09期

摘要：实现一个8通道10 b转换精度的逐次逼近式(SAR)模拟-数字转换器。在DAC的设计上采用新的电阻电容混合式的DAC的结构,和传统的C-R式结构相比具有更小的面积。同时对比较器的设计进行了优化,采用一个三级级联的准差分结构,并设计在传统的前置预放和锁存器级联的理论基础上,引入了交叉耦合负载,复位、钳位技术,获得了高精度和较低的功耗。

设计经HSPICE仿真结果证明有效,并采用工艺,分别采用的模拟电源电压和的数字电源电压供电,实现10位的精度。芯片面积为480 μm*380 μm,FF case 下功耗为。实现了超低功耗的ADC的设计。

关键词：模数转换器;逐次逼近;准差分;比较器;IP核

中图分类号：TN710 文献标识码：B

文章编号：1004-373X(2008)09-083-

An 8-channel 10-bit R-C Hybrid Successive Approximation ADC

(Xiangfan College,Xiangfan,441053,China)

Abstract：An IP core of an 8-channel 10-bit SAR ADC is designed in this paper.An optimal Resister-Capacitor hybrid D/A structure based on their good qualities and disadvantage,this kind of

D/A structure has smaller size than Capacitor-Resister hybrid structure.A comparator with resetting and clapping method on the basis of conventional preamplifier and flip-latch,which is consisted ofan quasi-differential structure is developed.

These proposed methods are validated by the result of simulation with HSPICE.Thedesign adopts

pply.The

simulation results show that this design can achieve 10-bit resolution.The area of IP core is 480

μm*380 μm,at FF case,Power Dissipation is 540μW.As a result,ADC design with low-power consumption and small area is implemented.

Keywords：analog-to-digital converter;successive approximation;ISO-differential;comparator;IP core

逐次逼近ADC基于逐次逼近寄存器(SAR),他采用一个比较器对输入电压和一个位数/模转换器(DAC)输出进行比较,总共经过次比较就可以得到最终的转换结果。由于只采用了一个比较器,这种结构的模数转换器的面积较小,功耗低,具有较高的性价比,是目前应用最多的转换器类型。

1 SAR A/D转换器的结构及转换过程

逐次逼近型A/D转换器包括采样保持电路(Track/Hold)、比较器(comparator)、D/A 转换器、逐次逼近寄存器(SAR)、时序产生及数字控制逻辑电路。

所设计的10位SAR ADC的基本的结构框图如图1所示。

该结构将模拟输入电压(VIN)保存在一个跟踪/保持器中,N位寄存器被设置为中间值(即100…0,其最高位被置为1),因此,数模转换器(DAC)的输出为参考电压

的二分之一,再执行一个比较操作：如果小于比较器输出

逻辑低位寄存器的最高位清0；如果大于比较器输出逻辑高(或位寄存器的最高位保持为1。随后,SAR的控制逻辑移动到下一位,将该位强制置为

高,SAR控制逻辑将重复上述顺序操作,直至最后一位。

图1 模块设计

2 系统功能的实现及各个模块的设计

图2描述了所设计的SAR ADC所有模块。

图2 模块设计

2.1 模拟输入