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(完整版)什么是FPGA

1. FPGA与单片机的区别？

单片机和FPGA的区别，本质是软件和硬件的区别。

单片机设计属软件范畴；它的硬件（单片机芯片）是固定的，通过软件编程语言描述软件指令在硬件芯片上的执行；

FPGA设计属硬件范畴，它的硬件（FPGA）是可编程的，是一个通过硬件描述语言在FPGA芯片上自定义集成电路的过程；

二者最大的区别：单片机（无论哈佛总线结构或者冯诺依曼结构）均为取出指令->执行，指令是顺序执行的（即使是中断，其发生后的中断服务程序也是顺序执行的）；而FPGA（包括CPLD)是基于逻辑门和触发器的，它是并行执行方式，即

当CLOCK上升沿到来时，所有的触发器都会动作，它没有取出指令->执行这种操

作，数字电路中所有逻辑门和触发器（D,SR等）均可以实现，它适合真正意义上

的并行任务处理。

2. 单片机、FPGA、DSP、ASIC的区别

1、ASIC原本就是专门为某一项功能开发的专用集成芯片，集成度很低，成本很低，可是够用了。后来ASIC发展了一些，称为半定制专用集成电路，相对来说更接近FPGA，甚至在某些地方，ASIC就是个大概念，FPGA属于ASIC之下的一部分。

2、FPGA基本就是高端的CPLD，数字电路。这种器件是用逻辑门来表述性能的。本身他就是一堆的逻辑门，与非门、或非门、触发器（可以用与非门形成吧）等基本数字器件，编程决定了有多少器件被使用以及它们之间的连接。通过硬件描述语言把它转成电路连接，从最基本的逻辑门层面上连接成电路（参见数字电路书上那些全加器触发器什么的）。应该说，虽然看起来像一块CPU，其实是完全硬件实现的。它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA在抗干扰，速度上有很大优势。

后来因为写代码麻烦，对控制部分比较薄弱，本来跟其他CPU配合使用，即麻烦的算法CPU提交给FPGA，FPGA算完把结果再返回给CPU。可是这样外围电路就变得麻烦。

于是提出了SOC设计方法，就是直接在FPGA里写一个CPU出来，既然FPGA万能，做个CPU自然毫无压力。

这其中还有软核和硬核的区别，不过除了性能，使用方法大同小异。所谓IP核，就是把各种专用集成电路用硬件描述语言描述，然后烧到FPGA里形成专门的电路，这样就不必另外搭芯片了，所有的电路在一片FPGA里面形成。

3、DSP实际应该称为DSPs，即用于DSP处理的专用芯片。跟普通计算机的区别一方面是他是哈佛结构的，也就是数据和程序空间分开（普通计算机是冯诺依曼结构）。另一方面他有流水线结构，不过现在其他也有了，见贤思齐。再一方面他有专用的硬件算法电路，用以完成DSP运算，比如最基本的乘法累加。上过DSP的就知道，蝶形算法FFT什么的，拆成最基本单元就是乘法累加，把这部分加速了，整体性能就有非常大的提高。DSP对于

流媒体的处理能力远远的优于通用CPU。所以你看现在手机CPU，至少语音部分都是用DSP的。后来DSP概念也复杂化，各家都把一个控制核心整合到DSP里面，比如现在的智能手机芯片。可以看一下高通或者TI的片，基本是一个ARM核控制整体运算，一个DSP 处理语音编解码，一个GPU负责图像运算，一个基带和天线处理模块负责通信，再加一些七七八八的东东比如GPS模块什么的。

4、单片机就是一个百搭的通用CPU，是集成在单一芯片上的微型计算机系统，麻雀虽小可是五脏俱全，也有运算器、控制器、存储器、总线及输入输出设备，采用也是存储程序执行的方式，对单片机的编程就是对其中的ROM写入程序，在加电后ROM中的程序会像计算机内存中的程序一样得到逐条的执行。单片机计算速度和性能有限，但在一些基本控制上搓绰绰有余。

单片机提供各种接口来对整体进行控制，相当一个总调度，当然，简单的功能一片CPU独立工作也就完成了。原来的51系列就是一堆IO口，后来慢慢的把常用的PWM,AD之类的功能加入了单片机。主要包括用了无数年仍然牛逼各大学必教的51系列，还有

AVR,PIC,ARM，HOTEK……其实ARM9以后，已经说不清ARM算哪类了，目前的架构来看，更接近DSP。

单片机和嵌入式通过主函数或者操作系统来实现任务调度的途径来响应各种外部条件触发，并通过软件输出相应的状态来实现电子系统的正常工作。FPGA是通过纯硬件来实现各种激励的相应的。

3. FPGA与DSP的比较

DSP和FPGA是嵌入式开发处理器的三大巨头之二，很多刚刚接触嵌入式的朋友都会心存疑问，到底DSP和FPGA哪个牛一点，学哪种好一点？FPGA与DSP相比较，哪个更有前途？今天，我就以自己的经验，和大家通俗介绍一下吧：

FPGA是英文Field Programmable Gate Array（现场可编程门阵列）的缩写，它是在PAL、GAL、PLD等可编程器件的基础上进一步发展的产物，是专用集成电路（ASIC）中集成度最高的一种。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。用户可对FPGA内部的逻辑模块和I/O模块重新配置，以实现用户的逻辑。它还具有静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改。作为专用集成电路（ASIC）领域中的一种半定制电路，FPGA既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。可以毫不夸张的讲，FPGA能完成任何数字器件的功能，上至高性能CPU,下至简单的74电路，都可以用FPGA来实现。FPGA如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由的设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用FPGA的在线修改能力，随时修改设计而不必改动硬件电路。使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。

DSP（digital singnal Processor）是一种独特的微处理器，有自己的完整指令系统，是以数字信号来处理大量信息的器件。一个数字信号处理器在一块不大的芯片内包括有控制单元、运算单元、各种寄存器以及一定数量的存储单元等等，在其外围还可以连接若干存储器，并可以与一定数量的外部设备互相通信，有软、硬件的全面功能，本身就是一个微型计算机。DSP采用的是哈佛设计，即数据总线和地址总线分开，使程序和数据分别存储在两个分开的空间，允许取指令和执行指令完全重叠。也就是说在执行上一条指令的同时就可取出下一条指令，并进行译码，这大大的提高了微处理器的速度。另外还允许在程序空间和数据空间之间进行传输，因为增加了器件的灵活性。其工作原理是接收模拟信号，转换为0或1的数字信号，再对数字信号进行修改、删除、强化，并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式。它不仅具有可编程性，而且其实时运行速度可达每秒数以千万条复杂指令程序，远远超过通用微处理器，是数字化电子世界中日益重要的电脑芯片。它的强大数据处理能力和高运行速度，是最值得称道的两大特色。由于它运算能力很强，速度很快，体积很小，而且采用软件编程具有高度的灵活性，因此为从事各种复杂的应用提供了一条有效途径。根据数字信号处理的要求，

上面都是一些基本概念的介绍，下面我就来通俗介绍一下，在DSP里，你是一个软件设计者，硬件已经完全固化，你所要做的，就是在这个固定的硬件平台实现其功能的最优化，一般TI的DSP涉及最多的是一些基本的BIOS操作系统之间的任务调度，以及算法改进与优化等待， DSP的关键优势包括其对于新型及复杂算法时的更短的开发时间，以及能够运行多种算法的灵活性。

而对于FPGA来说，你是一个硬件设计者，FPGA就是一张白纸，上面写什么，画什么都取决于你。同样一片FPGA，菜鸟和高手实现的功能会是天壤之别，FPGA的最大优势在于硬件实现已及通过并行处理实现的效率增益。使用FPGA，您大多的时间并非进行算法设计与优化，而是逻辑设计与时序约束等等。

下面再举一个最通俗的例子，同样使用FPGA与DSP，对图像进行处理，这里的算法采用中值滤波，中值滤波是数字图像处理中十分常见也是非常有用的一种图像处理算法，其基本步骤如下：

中值滤波法将每一象素点的灰度值设置为该点某邻域窗口内的所有象素点灰度值的中值. 实现方法：

1：通过从图像中的某个采样窗口取出奇数个数据进行排序

2：用排序后的中值取代要处理的数据即可

中值的计算在于对滑动窗口内像素的排序操作。要进行排序，就必须对序列中的数据像素做比较和交换，数据元素之间的比较次数是影响排序速度的一个重要因素。传统的排序串行算法是基于冒泡排序法，若窗口内像素为m个，则每个窗口排序需要做m(m-2)/2次像

素的比较操作，时间复杂度为O(M平方) 。此外，常规的滤波算法使窗口每移动一次，就要进行一次排序，这种做法实际上包含了大量重复比较的过程。若一幅图像的大小为

N*N ，则整个计算需要O(M平方)时间，当窗口较大时计算量很大，较费时。

以下是采用TI C6000系列的DM642上，采用内联函数优化过的中值滤波算法

void IMG_median_Row( const unsigned short *restrict i_data, int n, unsigned short *restrict o_data)

{

const int *line0, *line1, *line2;

int *line_y;

int i;

unsigned int R00, R10, R20;

unsigned int R01, R11, R21;

unsigned int x0_01, x1_01, x2_01;

unsigned int R_max1, R_min1, R_min2;

unsigned int row0_pk, row1_pk, row2_pk;

unsigned int min_max, med_med, max_min;

unsigned int med_max1, med_min1, med_min2;

unsigned int median2;

line0 = (int *) i_data;

line1 = (int *) (i_data + n);

line2 = (int *) (i_data + n * 2);

line_y = (int *) o_data;

R00 = 0x00000000;

R10 = 0x00000000;

R20 = 0x00000000;

_nassert( n >= 4);

_nassert( n % 4 == 0);

_nassert((int) line0 % 8 == 0);

_nassert((int) line1 % 8 == 0);

_nassert((int) line2 % 8 == 0);

_nassert((int) line_y % 8 == 0);

#pragma MUST_ITERATE(2,,2)

#pragma UNROLL(2)

for (i = 0 ; i < n; i += 2)

{

x0_01 = *line0++;

x1_01 = *line1++;

x2_01 = *line2++;

R_max1 = _max2(x0_01,x1_01); R_min1 = _min2(x0_01,x1_01); R_min2 = _min2(R_max1,x2_01);

R01 = _max2(R_max1,x2_01); R11 = _max2(R_min1,R_min2); R21 = _min2(R_min1,R_min2);

row0_pk = _packlh2(R01,R00);

row1_pk = _packlh2(R11,R10);

row2_pk = _packlh2(R21,R20);

min_max = _min2(R00,R01);

min_max = _min2(min_max,row0_pk);

med_max1 = _max2(R10,R11);

med_min1 = _min2(R10,R11);

med_min2 = _min2(med_max1,row1_pk);

med_med = _max2(med_min1,med_min2);

max_min = _max2(R20,R21);

max_min = _max2(max_min,row2_pk);

med_max1 = _max2(min_max,med_med);

med_min1 = _min2(min_max,med_med);

med_min2 = _min2(med_max1,max_min);

median2 = _max2(med_min1,med_min2);

*line_y++ = median2;

R00 = R01;

R10 = R11;

R20 = R21;

}

void MedianFliter(const unsigned short *restrict Image_In, unsigned short *restrict Image_Out,int Row,int Column)

{

int i;

for(i = 0; i < Row; i++)

{

IMG_median_Row((Image_In+ i * Column), Column, (Image_Out+ i * Column));

}

再看看ALTERA FPGA实现的中值滤波，共用LE 692个，FIFO，D触发器若干，代码约4000行…..

对比一下速度，3*3 中值滤波器，图像大小1024*768,灰度图像

执行效果 DSP——帧延时>1帧，计算时间未优化前C代码 24毫秒算法流程，循环等优化后 7毫秒内联函数优化后 1.6毫秒线性汇编优化后 272微秒

执行效果 FPGA——帧延时=2行像素，计算时间由输入时钟定，如果像素时钟大于50M 整个图像处理时间不足1微秒，但是像素时钟受整个系统时序的约束，过快会使逻辑工作在不稳定状态。

现在大家估计也知道FPGA与DSP的最大区别了吧，呵呵。DSP——编程速度快，方便，适合做算法验证，如果想用好DSP，那么大部分时间都在做算法与语言优化工作。FPGA——编程速度慢，实现麻烦，不适合做算法验证，但是一旦实现后，可以进行流水线操作，延时非常低。

综上所述，FPGA与DSP优缺点十分明显，所以现在音视频处理，移动通信或者整个通信行业等大量信号处理的工程项目中，流行的解决方案都是FPGA+DSP，FPGA做逻辑控

制,DSP做浮点算法，如果算法不是很占资源的，也有直接用FPGA来做的，但两大FPGA 厂商都最近都推出了带DSP平台的FPGA产品，以后FPGA与DSP的界限将越来越模糊，会慢慢的合二为一，总之，目前而言，由DSP和FPGA结合而成的混合式方案常常能够为高性能多处理应用提供最好的方案，让每个器件都发挥其作用。FPGA和DSP是两项互补的技术，而不是互相竞争的对手。对于长远来看，我认为是个殊途同归的过程，最后的产物，到底叫FPSP 还是叫DSGA，那就要看各位IC厂商的造化了，呵呵……

基于FPGA的音乐播放器

基于FPGA的音乐播放器尝试利用FPGA开发板板载资源以及外搭的功率放大电路制作一台音乐播放器，能够播放通过计算机拷贝在SD卡（或MMC卡、TF卡）的根目录中的某一个WAV文件。一、基本要求：制作音乐播放器（50分）（1）除了外置的音频功率放大器之外，本系统的主体部分（单片机）应基于STI51开发板，音乐来源于SD卡（或MMC卡、TF卡）（10分）（2）制作一个音频功率放大器，能够实现音频信号的功率放大功能，并能成驱动普通扬声器或耳机。（10分）（3）能够播放单声道、8位，采样率为1.5K（或更高）的WAV文件。实际播放时，歌声、伴奏声能依稀可辨。（30分）二、提高要求：提高音乐播放器的音质（50分）（1）能够播放单声道、8位，采样率为2.5K或更高的WAV文件。实际播放时，歌声、伴奏声清晰可辨。（20分）（2）音频功率放大器从FPGA开发板取电，使用USB即可完成系统所有器件的供电。（10分）（3）改造一切可以改造的部分以提高播放器的音质。（20分）（提示：可以利用Adobe Audition软件编辑WAV文件并改变音频位数与采样率；可以利用Ultraedit软件以二进制方式查看WAV文件；WAV文件数据区的每一个字节顺次送入D/A中即可实现WAV文件的播放。）起草人：刘文浩 2010-11-25，04:43

若具备一定的基础，以下内容可以忽略。下面的内容是利用单片机制作音乐播放器的步骤。题目分析 1 系统开发步骤本题目对于刚学习完单片机尚未上手的同学来说可能难度较大，刚开始就着手制作一个以SD卡（或MMC卡、TF卡）为存储介质的音乐播放器并且要想尽办法提高播放音乐的音质具有较大难度，且容易让制作者失去继续制作下去的信心。建议在制作过程中循序渐进，一步一步逐步深入逐渐实现以下功能：第一步：能够播放存储在单片机程序（ROM）中的音乐。（参考时间：4天）第二步：通过串口调试助手向单片机发送WAV文件，使单片机能够播放计算机发出的WAV文件数据流。（参考时间：3天）第三步：能够播放通过计算机拷贝在SD卡（MMC卡、TF卡）的根目录中的第一个WAV文件。（参考时间：12天）第四步：尽可能的提高播放的音乐的音质。（参考时间：-_- ）当然了如果做此题的同学感兴趣则可以继续下去完成以下功能：第五步：播放通过计算机拷贝在SD卡（MMC卡、TF卡）中的所有文件并支持歌曲名称显示、上一首下一首歌切换功能。（参考时间：12天）第六步：播放通过计算机拷贝在普通U盘的根目录中的第一个WAV文件。（参考时间：30天）注：以上的参考时间为一个具有三个人的团队每天正常奋斗1～2小时（队友之间不吵架^_^、各种开发调试工具齐全好用，含硬件制作、软件编写及其调试）的情况下衡量的。仅仅用来表示各个步骤开发的相对难度，仅供参考。

FPGA开发板

FPGA开发板 FPGA开发板ALTERA FPGA是世界上十几家生产CPLD/FPGA的公司中最大的可编程逻辑器件供应商之一，生产的FPGA产品有：FLEX6000/8000/10K、APEX20K、ACEX1K、APEXⅡ、Mercury、Excalibur、Cyclone、Stratix、CycloneⅡ和StratixⅡ等系列。 Altera的FPGA器件采用钢铝布线的先进CMOS技术，具有非常低的功耗和相当高的速度，而且采用连续式互连结构，提供快速的、连续的信号延时。Altera器件密度从300门到400万门，能很容易地集成现有的各种逻辑器件，高集成度的FPGA提供更高的系统性能，更高的可靠性，更高的性能价格比。 Altera Cyclone系列FPGA是Altera公司2003年9月份推出的，基于1.5V，0.13μm 工艺，Cyclone 是一个性价比很高的FPGA系列。其中EP1C3T144是Cyclone系列中的一员，共有2910逻辑单元，59904RAM bits，1个PLLs，最多有104个用户I/O，可以说这款FPGA的资源非常丰富，足够满足大型设计的需要。本公司因此特推出Cyclone EP1C3T144C8 FPGA开发板，该开发板功能强大，接口丰富，可做大型综合实验。 FPGA开发板硬件资源主要有：

1、Altera EP1C3T144C8 FPGA芯片 2、Altera 串行配置芯片EPCS1 3、DAC0832芯片 4、ADC0809芯片 5、液晶接口 6、TP3057PCM编解码芯片 7、八位高亮数码管 8、八位拨码开关 9、4×4阵列键盘 10、4个复位轻触按键 11、9个高亮发光二极管（红、绿、黄色各三灯） 12、双刀双掷继电器 13、异步通信串口（UART） 14、双有源晶振（24MHz和32.768MHz） 15、5V，3.3V，1.5V电源管理系统 FPGA开发板带以下DEMO程序： 1、FPGA实现流水灯实验 2、FPGA实现电子钟实验 3、FPGA实现串口发送实验 4、FPGA实现串口接收、点阵显示实验 5、FPGA实现矩阵键盘和点阵显示（实时扫描方式） 6、FPGA实现矩阵键盘和数码管显示（延时扫描方式） 7、FPGA实现AD转换、数码显示和拨码选择通道实验 8、FPGA实现DA转换，产生锯齿、三角、正弦波；拨码开关选择波形

基于FPGA的简易电子琴设计

课程设计任务书

开题报告

皖西学院本科毕业论文（设计）中期检查表

简易电子琴的设计学生姓名：王春指导老师：郑大腾摘要本系统是采用EDA技术设计的一个简易的八音符电子琴，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它可以通过按键输入来控制音响。多功能电子琴的设计是在原有普通电子琴的基础上进行扩充的一个设计。该电子琴的设计大体可以由三个模块构成，分别是电子琴发声模块、存储器模块和选择控制模块。用超高速硬件描述语言VHDL编程可以实现各个模块的功能。不仅能实现弹琴和演奏的功能，它还能实现“复读”的功能，就是可以存储任意一段音乐，并且可以即时的播放出来。系统实现是用硬件描述语言VHDL 按照模块化方式进行设计，然后进行编程、时序仿真、总体整合。本系统的功能比较齐全，有一定的现实使用的价值。本文中介绍了电子琴系统的整体的设计,并基于超高速硬件描述语言VHDL在相关的芯片上编程实现的。关键字电子琴；EDA；VHDL；音调发生；现场可编程逻辑器件FPGA；超高速硬件描述语言VHDL；电子琴系统； Abstract This system is designed using EDA technology a simple eight-note keyboard, the system clock divider based on the principle of the computer, using top-down design methodology to implement, it can be controlled through the key input audio. Multi-function keyboard is designed to be an ordinary keyboard in the original expansion on the basis of a design. The design of the keyboard in general consists of three modules, namely the keyboard sound

ARM+FPGA开发板规格书

2014

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基于fpga的音乐播放器的设计.

1引言 1.1关于EDA技术随着科学技术的进步，电子器件和电子系统设计方法日新月异，电子设计自动化（Electronics Design Automation，EDA）技术正是适应了现代电子产品设计的要求，吸收了多学科最新成果而形成的一门新技术。现如今掌握EDA技术是电子信息类专业的学生、工程技术人员所必备的基本能力和技能。传统电子电路的设计，首先要对系统进行分析，然后按功能对系统进行划分，接下来就要选择特定芯片，焊接成PCB电路板，最后对成品PCB电路板进行调试。这样的设计没有灵活性可言，搭成的系统需要的芯片种类多且数目大，而且对于电路图的设计和电路板的设计都需要很大的工作量，工作难度也很高。然而，随着可编程器件和EDA技术的发展，传统设计的劣势被克服，采用可编程逻辑器件基于芯片的设计方法，期间的内部逻辑和引脚可以由设计者自行决定，大大提高了设计的灵活性，提高了工作效率；同时，将系统集成在一个芯片上的设计，使系统具有体积小、功耗低、可靠性高等特点。 EDA技术的发展大致经历了三个阶段：20世纪70年代的CAD（计算机辅助设计）阶段、20世纪80年代的CAE（计算机辅助工程）阶段、20世纪90年代后的EDA（电子设计自动化）阶段。以下主要介绍第三个阶段。 EDA技术即电子设计自动化技术，它是以可编程逻辑器件(PLD)为载体，以硬件描述语言(HDL)为主要的描述方式，以EDA软件为主要的开发软件的电子设计过程。它主要采用“自顶向下”的设计方法，设计流程主要包括：设计输入、综合、仿真、适配、下载。EDA技术主要有以下特征： (1)高层综合的理论和方法取得进展，从而将EDA设计层次由RT级提高到了系统级，并推出了相应的系统级综合优化工具，大大缩短了复杂ASIC的设计周期。 (2)采用硬件描述语言来描述10万门以上的设计，并形成了VHDL和Verilog-HDL两种标准硬件描述语言。 (3)采用平面规划技术对逻辑综合和物理版图设计联合管理，做到在逻辑设计综合早期阶段就考虑到物理设计信息的影响。 (4)可测性综合设计。 (5)为带有嵌入式IP核的ASIC设计提供软、硬件协同设计工具。 (6)建立并行设计工具框架结构的集成化设计环境，以适应当今ASIC规模大而复杂、数字与模拟电路并存、硬件与软件设计并存、产品上市速度快等特点。总而言之，EDA技术的出现，给电子信息产业带来了革命性的变革。

基于DE2-115开发板的FPGA入门设计实验

基于DE2-115开发板的FPGA入门设计实验 1、Lab1: 4位加法器、减法器的设计 1.1 摘要在文件add_sub里面的工程文件operation_4.v为顶层文件，该顶层文件包含了三个子模块，分别为数码管显示模块，4位带进位的二进制加法器模块和4位带借位的二进制减法器模块，最后通过DE2-115开发板显示实验结果。 1.2 程序 1）add_4bits.v 加法器 module adder_4bits ( input clk, input rst_n, input [3:0] x, input [3:0] y, output reg [3:0] sum, output reg carry_out //溢出位 ); always@(posedge clk or negedge rst_n) begin if(!rst_n)

{carry_out, sum} <= 0; else {carry_out, sum} = x + y; end endmodule 2）substractor_4bits.v减法器module subtractor_4bits ( input clk, input rst_n, input [3:0] x, input [3:0] y, output r eg [3:0] sub, output r eg borrow_out ); always@(posedge clk or negedge rst_n) begin if(!rst_n) {borrow_out, sub} <= 0; else begin

if(x >= y) {borrow_out, sub} = {1'b0, x - y}; else {borrow_out, sub} = {1'b1, x - y}; end end endmodule 3)seg7_lut.v 数码管显示译码模块 module Seg7_lut ( input [3:0] iDIG, output r eg [6:0] oSEG ); always @(iDIG) begin case(iDIG) 4'h1: oSEG = 7'b1111001; // ---t---- 4'h2: oSEG = 7'b0100100; // | | 4'h3: oSEG = 7'b0110000; // lt rt 4'h4: oSEG = 7'b0011001; // | | 4'h5: oSEG = 7'b0010010; // ---m---- 4'h6: oSEG = 7'b0000010; // | |

VHDL音乐播放器

洛阳理工学院课程设计报告课程名称 EDA技术与VHDL 设计题目音乐播放器的设计与仿真专业通信工程班级 B1105 学号 B1105 姓名完成日期 2014年12月22日

前言随着科学技术的进步，电子器件和电子系统设计方法日新月异，电子设计自动化（Electronics Design Automation，EDA）技术正是适应了现代电子产品设计的要求，吸收了多学科最新成果而形成的一门新技术。现如今掌握EDA技术是电子信息类专业的学生、工程技术人员所必备的基本能力和技能。传统电子电路的设计，首先要对系统进行分析，然后按功能对系统进行划分，接下来就要选择特定芯片，焊接成PCB电路板，最后对成品PCB电路板进行调试。这样的设计没有灵活性可言，搭成的系统需要的芯片种类多且数目大，而且对于电路图的设计和电路板的设计都需要很大的工作量，工作难度也很高。随着可编程器件和EDA技术的发展，传统设计的劣势被克服，采用可编程逻辑器件基于芯片的设计方法，期间的内部逻辑和引脚可以由设计者自行决定，提高了设计的灵活性和工作效率；同时，将系统集成在一个芯片上的设计，使系统具有体积小、功耗低、可靠性高等特点。 EDA技术即电子设计自动化技术，它是以可编程逻辑器件(PLD)为载体，以硬件描述语言(HDL)为主要的描述方式，以EDA软件为主要的开发软件的电子设计过程。它主要采用“自顶向下”的设计方法，设计流程主要包括：设计输入、综合、仿真、适配、下载。EDA技术主要有以下特征：（1）高层综合的理论和方法取得进展，从而将EDA设计层次由RT级提高到了系统级，并推出了系统级综合优化工具，缩短了复杂ASIC的设计周期。（2）采用硬件描述语言来描述10万门以上的设计，并形成了VHDL和Verilog-HDL两种标准硬件描述语言。（3）采用平面规划技术对逻辑综合和物理版图设计联合管理，做到在逻辑设计综合早期阶段就考虑到物理设计信息的影响。（4）可测性综合设计。（5）为带有嵌入式IP核的ASIC设计提供软、硬件协同设计工具。（6）建立并设计工具框架结构的集成化设计环境，以适应当今ASIC规模大而复杂、数字与模拟电路并存、硬件与软件设计并存、产品上市速度快等特点。总而言之，EDA技术的出现，给电子信息产业带来了革命性的变革。

基于 FPGA的音乐播放器的设计

摘要根据国家发改委与专业教学委员会对教育机构的要求，为培养适应我国21世纪国民经济发展的电子设计人才；同时基于国家教委面向21世纪电工电子课程体系改革和电工电子工科教学基地建设两项教学改革研究成果。要求高等本科在校学生能够自己动手完成简单的数字器件设计。本次设计在自己手动焊接简易的PFGA板子上实现，并且在QusrtusII 9.0上利用VHDL设计数控分频器电路，利用数控分频原理设计音乐硬件演奏电路，并制定LPM-ROM 存储音乐数据，以“梁祝”乐曲为例，将音乐数据存储到LPM-ROM，就达到了已纯硬件的手段来实现乐曲演奏的效果，只要修改LPM-ROM所存储的音乐数据，将其转换为其他的音乐数据，再重新制定LPM-ROM，在连接到程序中就可以实现其他与取得演奏。本次设计采用的FPGA主芯片位ALTERA公司的FLEX系列的EPF10K10LC84-4。由于板子是自己手动在万用板上焊接的所以只焊接了必要的外设如蜂鸣器和LED。关键词 FPGA；音乐播放器；QuartusII；VHDL；

目录摘要............................................................................................................................................ I 第一章前言 (2) 1.1关于EDA技术 (2) 1.2 关于VHDL (2) 1.3 关于EDA工具 (3) 1.4 有关本次课程设计 (3) 第二章设计实现 (4) 2.1音乐演奏电路原理 (4) 2.1.1音符频率的获得 (4) 2.1.2乐曲节奏的控制............................................................ 错误！未定义书签。 2.1.3乐谱发生器.................................................................... 错误！未定义书签。 2.1.4乐曲演奏电路原理框图................................................ 错误！未定义书签。 2.2音乐硬件演奏电路的设计实现 (5) 2.2.1各个模块的功能简介.................................................... 错误！未定义书签。 2.2.2 music模块 (6) 2.3地址发生器模块 (8) 2.3.1地址发生器的VHDL设计 (8) 2.3.2波形仿真 (9) 2.4分频预置数模块 (9) 2.4.1分频预置数模块的VHDL设计 (9) 2.4.2波形仿真 (10) 2.5十六进制模块......................................................................... 错误！未定义书签。1 2.5.1十六进制模块的VHDL设计........................................ 错误！未定义书签。1 2.5.2波形仿真...................................................................... 错误！未定义书签。1 2.6数控分频模块......................................................................... 错误！未定义书签。2 2.6.1数控分频模块的VHDL设计.......................................... 错误！未定义书签。 2.6.2 波形仿真....................................................................... 错误！未定义书签。 2.7 分频模块 (13) 2.8顶层模块 (15) 结论 (17) 参考文献 (18)

泰克TDS220示波器使用指导书-B

修订记录

目录 1现以测漂移产生为例说明示波器使用基本操作规范及步骤： (5) 2抖动产生测试操作步骤： (7) 3相位瞬变测试操作步骤： (7)

关键词：泰克TDS220示波器摘要： TDS 220，该产品具有100MHz带宽，采样速率为1GS/s，2500点记录长度，为双通道数字实时示波器（超取样率至少为10倍），有光标读数功能、波形持续显示功能，示波器操作温度0℃~50℃，能够满足SYNLOCK对漂移产生、抖动产生、相位瞬变的测试需要。本文主要介绍了它的使用方法。缩略语清单：无。参考资料清单无。

泰克TDS220示波器使用指导书我公司现在提供给新产品工程部工程师使用的示波器为美国Tektronix公司产品TDS 220，该产品具有100MHz带宽，采样速率为1GS/s，2500点记录长度，为双通道数字实时示波器（超取样率至少为10倍），有光标读数功能、波形持续显示功能，示波器操作温度0℃~50℃，能够满足SYNLOCK 对漂移产生、抖动产生、相位瞬变的测试需要。示波器控制面板上有如下功能区：右上角3个键：分别执行AUTOSET、HARDCOPY、RUN/STOP功能； MENUS区：该区6个键负责示波器主功能菜单选择；菜单子项选择区：该区5个键负责显示屏上某一主菜单各功能子项选择；由控制面板最左面一排按键控制；通道垂直位置及分辨率调节区：通道1、通道2垂直位置与分辨率由 VERTICAL区各键及旋钮选择调节；通道水平位置及分辨率调节区：HORIZONAL区负责调整水平位置及水平分辨率； TRIGGER区：一个旋钮及4个按键负责对触发作调整。 1 现以测漂移产生为例说明示波器使用基本操作规范及步骤： 1) 为了防止电击，示波器一定要用三脚插座，以保证可靠接入大地； 2) 为使观察到的波形客观、准确，在某一环境第一次测试前应对示波器进行自校正：按MENUS框中的UTILITY钮，选择自校正项既可(一定将所有探棒或导线从通道CH1、CH2 及EXT TRIG断开；如果环境温度变化范围达到或超过5℃时，您必须执行此项操作）； 3) 示波器在规定操作温度（0℃~50℃）下持续运行10分钟后，进入稳定工作状态，既需预热10分钟； 4)将TOG板输出的2.048MHz信号与示波器CH1相连，铷钟自由振荡的 2.048MHz输出与示波器CH2相连； 5)按AUTOSET键； 6)按TRIGGER MENU按钮，将“信源”设置成“CH2”，如波形不稳定，调节TRIGGER LEVEL旋钮，应使示波器屏幕右方“←”符号位于所选触发源波形最大与最小值范围内，使波形稳定（示波器上方“↓”表示水平触发位

FPGA开发板EP1C12用户手册(一版)

使用手册

目录第一章综述 (1) EP1C12核心板资源介绍 (1) FPGA开发板资源介绍 (2) 第二章系统模块功能介绍 (5) EP1C12核心板模块说明 EP1C12F324C8芯片说明 (7) NOR FLASH模块说明 (8) SRAM模块说明 (9) FPGA接口I/O说明 (10) 调试接口JTAG、AS说明 (11) 其它功能模块 (12) EP1C12核心板使用注意事项 (15) FPGA开发平台模块说明液晶显示模块 (17) RTC实时时钟模块 (19) USB接口模块 (19) 音频CODEC接口模块 (20) EEPROM存储模块 (21) 数字温度传感器模块 (22) 其它功能模块 (23) FPGA开发平台使用注意事项 (24) 附表一核心板载资源与FPGAEP1C12I/O接口对照表 (25) 附表二 EP1C12与开发板硬件资源I/O接口对照表 (30)

第一章综述 FPGA开发来台是根据现代电子发展的方向，集EDA和SOPC系统开发为一体的综合性实验开发系统，除了满足高校专、本科生和研究生的SOPC教学实验开发之外，也是电子设计和电子项目开发的理想工具。整个开发系统由核心板EP1C12、SOPC开发平台和扩展板构成，根据用户不同的需求配置成不同的开发系统。 EP1C12核心板 EP1C12核心板为基于Altera Cyclone器件的嵌入式系统开发提供了一个很好的硬件平台，它可以为开发人员提供以下资源： 1主芯片采用Altera Cyclone器件EP1C12F324C8 2EPCS4I8配置芯片 34个用户自定义按键 44个用户自定义LED 51个七段码LED 6标准AS编程接口和JTAG调试接口 750MHz高精度时钟源 8三个高密度扩展接口 9系统上电复位电路 10支持+5V直接输入，板上电源管理模块系统主芯片采用324引脚、BGA封装的E1C12 FPGA，它拥有12060个LE，52个M4K 片上RAM（共计239616bits），2个高性能PLL以及多达249个用户自定义IO。同时，系统还可以根据用户不同的设计需求来更换其它不同系列的核心板，如： EP1C6、EP2C20、EP3C25等。所以，不管从性能上而言，还是从系统灵活性上而言，无论您是初学者，还是资深硬件工程师，它都会成为您的好帮手。

Altium公司的FPGA开发板的原理图

1 12 23 34 45 56 67 78 8 D D C C B B A A 1 02 1/02/20101:34:44 PM NB3000_Top.SchDoc Project Title Size: Date:File:Revision:Sheet of Time:A2Sheet Title NB3000 Top Level Assy:81 NB3000AL - Altera D-820-0053 Altium Limited 3 Minna Close Belrose NSW 2085Australia PSU PSU.SchDoc SRAM SRA M1 SRAM_256Kx 16_TSOP44 STATUS_LED U SE R _STATUS_L E DS DB_LEDS_0603 SRAM1 SRAM2 MEM_COMMON DAU_RESET_SW BUZZER ONE_WIRE_DB_PB SW DIP USERIO EXT_A RS232 KEYBOARD MOUSE TFT_IO DB_PROGRAM STATUS_LED USER_LEDS RELAY I2C CODEC VGA ETH DBSD DBUSB PWM SPDIF DAC ADC RS485 MIDI DB_JTAG DB_CLOCKS DB_SPI ISP176X PROTOTYPE SPAREIO TFT_TSC FPGA _USE R FPGA.SCHDOC INT EXT V IDE O_OU T VGA_OUT.SCHDOC CON CON_VGA CON_VGA_DB15 HOST_JTAG LED1LED2 1WID DB_PROGRAM CLK_PLL FLASH_BOOT HOSTUSB SRAM RTC SD HOST_AUDIO DB_JTAG DB_CLOCKS FLASH_USER DB_SPI PB_A EXTSPI FLASH_GOLDEN DIAGCOMMS FPGA _HOST HOST_FPGA.SchDoc HOST_JTAG HOST_JTA G HOST_JTAG.SchDoc INT EXT R S232 RS232_HIN232 EXT INT KE Y BOA RD PC_PS2 RS232# KBD#MSE# RS232 KEYBOARD EXT INT MOUSE PC_PS2 DIPSW DB_RESET CON CON_DBU SB CON_MINI_USBB_RA_KME04-USBMU03A01-1 DBUSB DBUSB# CON CON_DBSD CON_SD_KSDC012551 DBSD EXT INT DBU SB_TX RX USB_CY7C68001-56LFC.SchDoc INT EXT E TH Ethernet_RTL8201CL.SchDoc ETH CLK_PLL CL K_PL L CLK_ICS307-02_PLL 1WID NB_ID 1WB_DS2502_ID CON CON_HOST_USB CON_MINI_USBB_RA_KME04-USBMU03A01-1 TFT_TSC TFT_TOUCH L CDTFT TSC_XPT2046.SchDoc TFT_TSC TFT_IO CON CON_MOU SE CON_PS2PORT_MINIDIN6F_BLACK INT CON PDA _SW ITCHE S SW_PB_SPNOx5_SMD INT TE ST_RE SE T SW_RESET_SPNO CON USERPOWER CON_IO CON_USER_20WBOXHDRRAMx 2 UIO BUZZER CODEC_AUD AUDIO SPK_L SPK_R HOST_AUDIO AIN AOUT_PBA A UDIO_A MP AUDIO_AMP_NB2C PB_AIN AUDIO SPK_L USER_LEDS CON U SE R _L E D LED_RGB_SMDx 8.SCHDOC USER_LEDS VGA# VGA SW SRAM SRA M2 SRAM_256Kx 16_TSOP44 RELAYS CON R E L AY RELAY_X4_IM03GR RELAY PWM CON PW M PWM_5.8A_30V_X4 PWM 1V21V82V53V35V0 PBPOW E R 1V21V82V53V35V0 I2C DIGITAL CODEC_AUD AIN A UDIO_CODE C Audio_Codec.SchDoc CODEC SPK_L SPK_R CON_SPE AKE R S CON_EXT_SPK SPK_R PB_AOUT PBIO LED1LED2 LED1_EXT LED2_EXT L E D_HOST LED_RGB_SMDx 2 SPDIF CON_SPDIF CON_SPDIF_INOUT_A SPDIF SPI CON DAC DAC_DAC084S085_SPI SPI CON A DC ADC_ADC084S021_SPI DAC ADC CON CON_E TH CON_ETHERNET_RJ45_LEDS ETH# TFT_IO TFT_TOUCH CON_L CDTFT CON_FFC40_LCDTFT.SCHDOC CON CON_RE L AY CON_RELAYx 4_KMRJIO3_5MM_12WAY CON CON_RS232 CON_RS232DCE_DB9_TH BOOT_FLASH MOUNTS Mounts.SchDoc INT EXT R S485 RS485_ISL8491 CON_PSU PWJACK+SWITCH.SchDoc HOST_USB HOSTUSB# EXT INT HOST_USB_TXR X USB_CY7C68001-56LFC.SchDoc VBATT CON_BA TT CON_BATT_COIN VBATT VBATT RTC R T CL OCK CLK_PCF2123_RTC HOST_RTC USERPOWER U SE R _POW E R USERPWR.SCHDOC CON CON_HOST_SD CON_SD_KSDC012551 RS485#CON CON_RS485 CON_RS485_RJ45 INT EXT MIDI INTE RFA CE MIDI_FULL CON CON_MIDI CON_MIDI_DIN5 MIDI# MIDI RS485HOST_AUDIO PBCTRL DB_PROGRAM HOST_JTAG HOST_ID HOST_CLK HOST_SRAM HOST_LED1 HOST_LED2 HOST_SD DB_SRAM1 DB_SRAM2 DB_MEM DB_STATUS ADC# RELAYS# PWM# DAC# UIO_PWR DB_JTAG DB_CLOCKS PB_SPI USER_FLASH DB_SPI EXT ONE_WIRE_DB_PB AIN I2C SPI AOUT CTRL PBPOWER CON_PE R IPHE R AL _BRD PBCON USER_LEDS SW_PDA SPARE_IO CON_L E DKBD CON_NB3000_LEDKB SERFLASH SYSBOOT FLASH_M25PX0_SPI_8Mbit GOLD_FLASH SERFLASH GOL DE N FLASH_M25PX0_SPI_8Mbit FLASH U SE R _FL A SH FLASHSPI_M25PX0 INT SW _DIP8_SM T SW_DIP8_SMT CON CON_KE YBOAR D CON_PS2PORT_MINIDIN6F_BLACK CON CON_USB1 CON_USBA_RA_UPRIGHT LEDS# ATE DIAGCOMMS A TE INTE R FACE CON_NB3000_ATE_INTF ISP176X PORT1 PORT2 PORT3 U SB_U SE RHOST USB_ISP1760 ATE VGA#SPDIF UIO ADC#DAC#AUDIO HOST_JTAG PWM RS232#RS485#KBD#MSE#MIDI# HOST_ID A TE INTE R FACE VGA#SPDIF UIO ADC# DAC# AUDIO HOST_JTAG PWM# RS232#RS485#KBD#MSE#MOUSE ISP176X PORT1 PORT2 PORT3 PROTOTYPE U SE R _PROTOTYPE _AR E A PROTOTYPE_A PROTOTYPE CON CON_AU DIO CON_AUDIO_AC99_NOMIC.SCHDOC DIAGCOMMS MIDI# HOST_ID SW# SPAREIO MEM COMM ON_ME M OR Y CommonMemory CON CON_ADC CON_ADCx 4_KMRJIO3_5MM_6WAY CON CON_DAC CON_DACx 4_KMRJIO3_5MM_6WAY CON CON_PW M CON_PWMx4_KMRJIO3_5MM_6WAY CON CON_USB2 CON_USBA_RA_UPRIGHT CON CON_USB3 CON_USBA_RA_UPRIGHT SRAM SRA M_HOST SRAM_256Kx 16_TSOP44 TFT_TOUCH INT U SB_CL K OSC_24MHZ.SchDoc HOST_USB.XTALIN HOST_USB.XTALOUT CMOSOUT XTALIN XTALOUT OSC DBUSB.XTALIN

FPGA课程设计题目doc资料

1、彩灯控制器设计内容及要求：设计一个彩灯控制器，具体设计要求如下：（1）要有多种花型变化（至少设计5种），led至少16路（2）多种花型可以自动变化（3）彩灯变换的快慢节拍可以选择（4）具有清零开关（5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 2、数字秒表设计内容及要求：设计一用于体育比赛的数字秒表，具体设计要求如下：（1）6位数码管显示，其中两位显示min，四位显示see，显示分辨率为0．01 s。（2）秒表的最大计时值为59min59．99see。（3）设置秒表的复位／启动键，按一下该键启动计时，再按即清0。依此循环。（4）设置秒表的暂行／继续键。启动后按一下暂行，再按继续。依此循环。（5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 3、交通信号控制系统设计内容及要求：设计一个十字路口交通控制系统,具体设计要求如下：（1）东西（用A表示）、南北（用B表示）方向均有绿灯、黄灯、红灯指示，其持续时间分别是40秒、5秒和45秒, 交通灯运行的切换示意图和时序图分别如图1、图2所示。（2）系统设有时钟,以倒计时方式显示每一路允许通行的时间。（3）当东西或南北两路中任一路出现特殊情况时，系统可由交警手动控制立即进入特殊运行状态，即红灯全亮，时钟停止计时，东西、南北两路所有车辆停止通行；当特殊运行状态结束后，系统恢复工作，继续正常运行。图1 交通灯运行切换示意图

B红 CP A绿 A黄 A红 B黄 B绿 5S 5S 图2 交通灯时序图（4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 4、简易密码锁设计内容及要求设计一个4位串行数字锁。（1）开锁代码为4位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮一个指示灯。否则进入“错误”状态，并发出报警信号。（2）锁内的密码可调，且预置方便，保密性好。（3）串行数字锁的报警由点亮一个灯，直到按下复位开关，报警才停下。此时，数字锁又自动等待下一个开锁状态。（4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 5、出租车计价器设计内容及要求（1）设一个出租车自动计费器，计费包括起步价、行驶计费和等待计费三个部分，用4个数码管显示出金额数目，最大值为999.9元，最小计价单位为0.1元。行驶里程在3公里范围内且等待时间未超过三分钟时按起步价8元计费；行驶里程超过三公里后按每公里2元收费；等待时间超过三分钟后按每分钟1元收费。等待时间用两个数码管显示，最大值为59分钟。总费用=起步价+（里程-3km ）*里程单价+（等待时间-3）*等候单价（2）能够实现的功能：显示汽车行驶里程：用四位数字显示，单位为km 。计程范围为0~99km ，计程分辨率为1km 。显示等候时间：用两位数字显示分钟，单位为min 。计时范围为0~59min ，计时分辨率为1min 。

基于FPGA的音乐播放器的设计-毕业设计论文

课程设计课程名称:可编程数字片上系统实训设计题目: 基于FPGA的音乐播放器设计院系: 电气信息学院指导教师: 谷雷专业: 通信工程学号: 122700109 姓名: 尚斌成长春建筑学院 2015年12月31日

摘要在Quartus2开发环境下,采用Ver ilog HDL硬件描述语言设计了一个可以在FPGA芯片上实现的音乐播放器.通过将音乐播放器电路设计进行模块化分解,层次化设计,分成几个单独的结构体,每个结构体实现部分功能,经顶层文件将各单独结构体进行综合,最后将设计代码结合LMP模块制作的ROM文件下载到EDA实验箱进行功能验证,实现乐曲播放.由于音乐播放器的通用性及VerilogHDL语言的可移植性, 因此本音乐播放器可直接应用于各种不同系列的FPGA芯片的设计中. 关键词:音乐播放器,VerilogHDL,Quartus2,FPGA,LMP

目录第一章设计目的 (1) 1.1设计背景 (1) 1.2实习目的 (1) 第二章设计要求 (3) 2.1 设计要求 (3) 2.1.1实习设计任务 (3) 2.1.2实习设计要求 (3) 第三章总体方案 (4) 3.1原理介绍 (4) 3.1.1音调的控制 (4) 3.1.2 音长的控制 (5) 3.2 系统结构图 (6) 第四章具体实现 (7) 4.1系统模块组成 (7) 4.2 各模块分析与设计 (8) 4.2.1 定制《生日快乐》音符数据ROM (8) 4.2.2 音符数据地址发生器模块NOTETAB S (9) 4.2.3 预置数查表电路电路模块TONETAB A (10) 4.2.4发声频率产生模块SPEAKERA (11) 4.2.5简易电子琴功能模块ELECLOCK (13) 4.2.6顶层电路 (13) 4.3电路测试 (14) 4.4结束语 (15) 第五章心得体会 (16) 参考文献 (17)

基于FPGA开发板的数字钟设计初探

基于FPGA开发板的数字钟设计初探摘要：本文介绍了基于FPGA开发板的数字钟设计的基本构想，所提供的功能，基本的模块和控制逻辑。关键词: 模块，数字钟 1引言 VHDL结合FPGA可以方便地，可重复利用地实现各种设计，本文主要从原理上规划出设计一个数字钟需要的模块和功能逻辑，以便后期使用VHDL和FPGA实现。 2 设计原理本文打算实现的数字钟向用户提供的功能包括：秒、分、时、日、月显示，闹钟设定，时间校准。鉴于所提供的功能，电路应当包括以下五大模块：控制模块，分频模块，闹钟模块，计时模块和显示模块。控制模块包括了输入部分，用户通过外部按钮选择数字钟工作模式和输入基准时间，闹钟时刻；分频模块主要是给需要的模块提供特定频率的时钟信号；闹钟模块的主要作用是接收并存储用户输入的闹钟时刻，比较当前时刻是否是用户所设定的闹钟时刻，进而决定是否启动闹钟提醒装置（蜂鸣器）；计时模块包括了秒、分、时、日，月计数模块，并提供给显示模块显示输出；显示模块包括数码管及驱动部分，蜂鸣器。 3 电路设计控制模块主要是一个译码电路，控制系统所处的模式：正常计时显示，时间校准，设定闹钟。计时模块通过六十进制、二十四进制、三十或三十一进制和十二进制的计数器实现计时。计时模式下利用分频器提供的基准时钟信号实现计时；时间校准模式下，用户输入按钮的脉冲作时钟信号。分频模块是一个分频器，将系统提供的时钟分频到需要的频率。闹钟模块在计时模式下利用比较电路检测当前时间，如果是闹钟时刻，则启动蜂鸣器；闹钟模式下，用户通过输入按钮脉冲设定闹钟，闹钟模块记录并存储。显示模块在计时模式和时间校准模式下由计时模块控制显示，设定闹钟时由闹钟模块控制显示，方便用户设定闹钟，蜂鸣器由闹钟模块控制。