基于FPGA的高速时钟数据恢复电路的实现_李湘琼

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0 引言

时钟数据恢复电路是高速收发器的核心模块，而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制核心。但利用中低端FPGA还没有可以达到100MHz以上的时钟数据恢复电路。由于上面的原因，许多利用FPGA实现的高速通信系统中必须使用额外的专用时钟数据恢复IC，这样不仅增加了成本，而且裸露在外的高速PCB布线使还会带来串扰、信号完整性等非常严重的问题。如果可以在中低端FPGA上实现高速时钟数据恢复电路，则可降低成本且提高整个电路系统的性能。

目前利用FPGA实现时钟恢复电路的方法，基本都是首先利用FPGA内部的锁相环产生N*f的高频时钟，然后再根据输入信号控制对高速时钟的分频，从而产生与输入信号同步的时钟信号[1~3]，其中N决定了恢复时钟信号的相位精度，通常N等于8。因此如果输入信号的频率为100MHz，则系统的工作频率就必须达到800MHz，对于中低端FPGA，如此高的工作频率显然无法承受。虽然高端FPGA可以达到GHz的工作频率，但其高昂的价格不适合用于普通用户。而其它基于中低端FPGA实现高速时钟恢复电路的方法，要么需要外部VCO模块[4]，要么只能恢复数据而无法得到同步的时钟信号[5]。针对这种情况，本文提出了一种利用Altera FPGA中的锁相环及Logiclock 等技术，实现高速时钟恢复电路的方法。电路是在Altera 的EP2C5T144C6芯片上实现的，用于数字光端机的接收端

基于FPGA的高速时钟数据恢复电路的实现

李湘琼 黄启俊 常胜

(武汉大学，物理科学与技术学院电子科技系)

摘 要：介绍了一种利用输出时钟在具有不同相位的时钟信号之间进行切换实现高速时钟恢复电路的方法。利用Altera公司Quartus软件提供的修改逻辑单元和逻辑块锁定及插入buffer的方法，消除了时钟切换产生的毛刺，弥补了不同相位时钟由于不同的传输延迟而造成的相位偏移。设计的电路实现了数字光端机要求的204.8MHz的工作频率。同时, 分析了决定该电路工作频率的主要因素，通过仿真验证使用EP3C10E144C7芯片最高工作频率可以达到400MHz。

关键词：时钟恢复; Logiclock; 超前滞后鉴相器; 现场可编程逻辑门阵列

Design of high-speed clock and data recovery circuit Based on FPGA

Li Xiangqiong Huang Qijun Chang Sheng

(Department of Electronics Science and Technology, College of Physics Science and Technology, Wuhan University)Abstract : The paper presents a method to realize high-speed clock and data recovery circuit, which is based on the idea of utilizing output clock to make switching among the clocks whose phase are different. By using the modified logic elements, locking logic region provided by Altera's Quartus and inserting buffers, the burrs appearing in clock switching is eliminated and the phase offset generated from different transmitting delays of the clocks with different phases is compensated 。The designed circuit achieves the operation frequency, which meet the requirement of our project 。The main factor which affects the operation frequency of the presented circuits is also analyzed in this paper. The result of simulation based on the chip of EP3C10E144C7 shows that a highest operation frequency of 400 MHz can be achieved.

Key words : clock recovery; logiclock ; the early-later phase detector; FPGA 从100路2.048MHz压缩视频码流合成的串行码流中正确提取100路视频码流，其工作频率为204.8MHz，通过硬件验证电路可以正确工作。

1 时钟恢复电路原理及环路结构

时钟恢复电路的目的是从输入的数据流中，提取出与其同步的时钟信号。时钟信号不可能凭空产生，因此该电路本身必须有一个时钟信号产生机制，除此之外还必须有一个判断控制机制--能够判断并且调整该时钟信号与输入数据之间的相位关系，使其同步。

传统的基于FPGA的时钟恢复电路的结构如图1所示。如前所述，这种结构的电路用中低端FPGA，工作频率不可能达到100MHz以上。本文采用的方法是利用锁相环产生不同相位的时钟信号，然后再根据控制信号控制输出时钟在这些时钟之间进行切换，从而使时钟与输入数据同步。具体结构如图2所示。下面详细介绍各个模块的工作原理及电路实现。

图1 基于高频时钟分频的时钟恢复电路结构图

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2 模块电路设计

电路由三个模块构成，鉴相器模块和计数器模块通过判断时钟信号和输入信号的相位关系，产生相位调整的控制信号，时钟调整模块根据送来的控制信号对输出时钟进行相位调整。

2.1 超前滞后鉴相器

图3 超前滞后鉴相器电路

鉴相器使用可以识别输入信号连0和连1的超前滞后鉴相器[6]，具体电路如图3所示。利用四个D触发器对输入信号Din采样产生s1、s2、s3三个信号，如果s2=s3≠s1，则表示时钟超前，up-down为高电平；如果s1=s2≠s3，则表示时钟滞后，up-down为低电平；当输入信号连0或连1时s1=s2=s3，valid为低电平，此时up-down无效。这两个信号都必须用时钟信号进行同步产生，否则电路可能由于s1、s2、s3的延迟差而进入一种死锁状态。

这种鉴相器只有超前或滞后两种状态，如果直接将其输出用作控制时钟相位的调整，则时钟切换会过于频繁，而且输入信号中的毛刺会引起误操作。所以将其输出信号送给up-down计数模块，进行一段时间的积累后，再产生用于控制时钟相位的信号。

2.2 up-down计数器模块

计数器模块[2]的功能是在鉴相器送来的信号控制下进行计数，产生相位调整的控制信号。计数器的初始值为M, 当输入信号valid为高电平时，判断up-down信号。如果该信号为1，则计数器加计数，否则减计数。当计数器的值为2M时，early产生高电平脉冲；当为0时，later 产生高电平脉冲。

2.3 时钟产生调整模块2.

3.1 电路结构

图4 时钟产生调整模块结构图 图5 时钟正确切换的时序

时钟产生调整模块的主要功能是产生和输入信号频率相同的时钟信号，并根据相位判断模块发送过来的控制信号，不断地调整输出时钟相位，使得输出时钟的上升沿维持在输入信号中间位置，其结构如图4所示。不同相位的同频时钟是利用EP2C5T144C6中的锁相环产生的，由于课题项目的需要，1个片子内部必须含有2个时钟恢复电路，受到全局时钟数目的限制，采用6个时钟信号进行切换。在该模块电路设计设置6个状态，每一状态对应某一相位的时钟信号。当检测到early信号为高电平时，状态就跳变到比当前时钟信号相位提前1个相位的状态上(若相位超前则再继续超前)，而当later信号为高电平时跳变到比当前时钟信号滞后1个相位的状态上去(相位滞后则继续滞后)，然后再根据当前的状态选择相应的时钟信号，作为当前工作时钟即输出时钟信号Rclk。

2.3.2 时钟切换

采用时钟切换实现该相位调整，首要问题就是必须消除时钟切换时产生的毛刺，因此所有子电路都采用恢复

出来的时钟信号作为其工作时钟，这样所有的时钟切换情况都可用图5表示。假定此时的工作时钟为clk_1，只要能够保证时钟切换避开上面的阴影区域，而是处在上图中的红色区域，则无论是时钟向前还是向后切换，都不会出现毛刺。以工作频率为200MHz计算，每段红色区域大约为1.6ns，而Altera中的LE单元延迟大约为0.23ns，所以采用buffer弥补延迟完全可以使时钟切换发生在合适的位置。

2.3.3 时钟相位偏移的补偿

该电路结构的另一关键是必须保证不同相位时钟信号经过时钟判断调整模块后，它们之间的相位关系不会因延迟的不同而失效而必须仍然成立，否则就会导致相位调整过大或过小，电路会因此变得不稳定。电路延迟由门延迟和连线延迟组成。对于连线延迟在Altera Cyclone II中只要两个LE之间的连线类型相同，延迟也就相同，而每个LAB中有16个LE也有16个LOCAL_LINE布线资源，因此同一个LAB中LE之间的互连线延迟都是相同的。对于门延迟，在Cyclone II中每个LE有A、B、C、D四个输入端，各端口延迟不同。首先通过在某些路径上插入buffer，使得所有时钟信号经过的LE的数目相同。然后再在3个时钟信号中各插入一个buffer，再根据最终的布线情况，调整这3个buffer的端口连接，就可以使得各时钟信号经过的门延迟基本相同。除了上述两种方法，在应用中使用了Quartus II的logiclock功能，按照设计的需要将同一功能模块的逻辑放在相同的LAB中，这样可以使连线延迟对电路的影响降到最小。同时利用该功能也可以直接将调整好的时钟恢复电路应用于整个通信系统中，使得其他电路的布局布线不会对该电路产生影响[7]。

2.4 数据恢复

由于时钟数据恢复电路的目的就是得到能够正确采样输入数据的时钟信号。为了保证恢复出的时钟和输入数据的相位关系在整个芯片内都能够成立，在系统应用中输入信号也走全局时钟网络。经过这样处理后，只要在需要恢复数据的地方加一个D触发器即可得到正确的数据信号。

3 环路仿真结果及讨论

采用EP2C5T144C6器件的环路的仿真结果如图6所示，其中工作频率为204.8MHz。由于整个电路用的是经过全局时钟控制模块后的时钟和输入数据，所以在图6中给出的是这两个信号时序关系：O R D A ~c l k c t r l 和R_clk ~clkctrl。由图(a)及局部放大图(b)可以看出，电路稳定时钟信号在输入数据的中间位置左右摆动，可以正确采样输入数据。

(a)

(b) (参见下页)

图6 (a)整体电路电路仿真结果 (b)局部放大仿真波形

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(b)

本文提出的电路结构不需要高频时钟信号，因此只要相位调整过程中时钟信号的脉冲宽度大于器件要求的最小值，且满足整个电路满足建立保持时间就可以正常工作。因此最小的时钟周期T=max(3*Tmin，Tper), 其中Tmin是所用器件时钟信号脉冲宽度的最小值，Tper是满足建立保持时间的最小时钟周期。例如EP2C35F672C6芯片工作时钟高电平脉冲最小值为1ns，采用该芯片电路的工作频率可以达到300MHz，这个工作频率已经通过了Altera DE2板的硬件验证。如果采用更快的器件如Cyclone III EP3C10T144C7, 时钟脉冲宽度最小值0.625ns，经过仿真验证其工作频率可以达到400MHz。在时钟调整模块后加一个简单的二分频电路，就可以实现12个时钟相位的调整精度，根据不同器件的性能很容易进行扩展，达到所需要的设计要求。

4 结论

本文利用时钟切换的方法，在低端A l t e r a EP2C5T144C6上实现了204.8MHZ的时钟数据恢复电路，并通过了硬件验证。通过理论分析给出了决定该电路工作频率的主要因素，同时对该电路稍加改动就可以实现更高精度的时钟数据恢复电路，具有很好的扩展性，为利用中低端FPGA实现高速通信系统提供了一种可参考的解决方案。

参考文献：

[1] Best R E. 锁相环设计、仿真与应用[M]. 北京：清华大学出版社, 2003.

[2] 李新昌,吴嗣亮,王旭.数字锁相环技术在恢复位时钟中 的应用[J].军民两用技术与产品.2004，(2)：39-41.[3] 张文, 姚福安, 候磊. 基于FPGA实现的一种新型数 字锁相[J]. 现代电子技术.2007，(4)：183-185.[4] LatticeSC MACO Core LSCDR1X18 Low-Speed Clock and Data Recovery User's Guide[R].

[5] Sawyer N. Data Recovery[M]. XAPP224 (v2.5) July 11, 2005.

[6] Razavi B. Challenges in the design of high- speed clock and data recovery circuits[J]. IEEE Communications Magazine.2002,(8):94-101.[7] Altera. Quartus II Version 7.1 Handbook[R].作者简介：

李湘琼（1984－），男，湖南邵东，武汉大学在读硕士 研究生，主要研究方向是数字IC和FPGA。

了腔内激光强度的平均，使得输出激光自脉冲减弱。同

时也可以抑制光纤本身固有的振荡。实验中如果采用高掺杂浓度的光纤,也有利于抑制自脉冲行为。

参考文献

[1] Glas P, Naumann I, Cher A, et al. Self pulsing versus self locking in cw pumped neodymium doped double clad fiber laser[J]. https://www.wendangku.net/doc/1112861675.html,mun., 1999,161(3):345-358.

[2] Ortac B, Hideur A, Chartier T, et al. Influence of cavity losses on stimulated Brillouin scattering in a self-pulsing side-pumped ytterbium-doped double-clad fiber laser [J].Opt Commun, 2003,215(4-6):389-395.

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图3 光纤本身固有振荡频率ω0随R 2的变化

(上接58页)

数字时钟设计原理

数字时钟设计——原理图一．实验目的 设计一个多功能数字中电路，基本功能为：①准确计时，以数字形式显示分、秒的时间；②分和秒的计时要求为60进位；③校正时间。 二．设计框图和工作原理 由振荡器产生高稳定的高频脉冲信号，作为数字钟的时间基准（系统时钟），再经分频器输出标准秒脉冲信号。秒计数器计满60后向分计数器进位，分计数器计满60后重新开始计时。计数器的输出经译码器送显示器。计时出现误差时可以用校时电路进行校分。 三．设计方案

1.振荡器的设计 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。 在这里我们选用由集成电路定时器555与RC组成的多谐振荡器。这里选用555构成的多谐振荡器，输出振荡频率v0＝1KHz的脉冲，电路参数如下图所示。 2.分频器的设计 选用3片中规模集成电路计数器74LS90可以完成分频功能。因为每片为1／10分频，3片级联则可获得所需要的频率信号，即第1片的Q3端输出频率为100HZ，第2片的Q3端输出为10Hz，第3片的Q3端输出为1Hz。分频电路如下图所示：

3.分秒计数器的设计 分和秒计数器都是模M=60的计数器，其计数规律为：00-01-… -58-59-00…选74LS92作十位计数器，74LS90作个位计数器。再将它们级联组成模数M=60的计数器。分秒计数电路如下： 74LS90的原理图如下： 74LS92的原理图如下： 4.校时电路的设计 当数字钟接通电源或者计时出现误差时，需要校正时间(或称校时)。校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能。为使

今天终于弄懂了PCB高速电路板设计的方法和技巧

[讨论]今天终于弄懂了PCB高速电路板设计的方法和技巧受益匪浅啊 电容, 最大功率, 技巧 高速电路设计技术阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，并且得到最大功率输出的一种工作状态。高速PCB布线时，为了防止信号的反射，要求线路的阻抗为50Ω。这是个大约的数字，一般规定同轴电缆基带50Ω，频带75Ω，对绞线则为100Ω，只是取整数而已，为了匹配方便。根据具体的电路分析采用并行AC端接，使用电阻和电容网络作为端接阻抗，端接电阻R要小于等于传输线阻抗Z0，电容C必须大于100pF，推荐使用0.1UF的多层陶瓷电容。电容有阻低频、通高频的作用，因此电阻R不是驱动源的直流负载，故这种端接方式无任何直流功耗。 串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生不期望的电压噪声干扰。耦合分为容性耦合和感性耦合，过大的串扰可能引起电路的误触发，导致系统无法正常工作。根据串扰的一些特性，可以归纳出几种减小串扰的方法： 1、加大线间距，减小平行长度，必要时采用jog 方式布线。 2、高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰。 3、对于微带传输线和带状传输线，将走线高度限制在高于地线平面范围要求以内，可以显著减小串扰。 4、在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线，可以起到隔离的作用，从而减小串扰。传统的PCB设计由于缺乏高速分析和仿真指导，信号的质量无法得到保证，而且大部分问题必须等到制版测试后才能发现。这大大降低了设计的效率，提高了成本，在激烈的市场竞争下显然是不利的。于是针对高速PCB设计，业界人士提出了一种新的设计思路，成为“自上而下”的设计方法，经过多方面的方针分析和优化，避免了绝大部分可能产生的问题，节省了大量的时间，确保满足工程预算，产生高质量的印制板，避免繁琐而高耗的测试检错等。利用差分线传输数字信号就是高速数字电路中控制破坏信号完整性因素的一项有效措施。在印制电路板（PCB抄板）上的差分线，等效于工作在准TEM模的差分的微波集成传输线对。其中，位于PCB顶层或底层的差分线等效于耦合微带线，位于多层PCB内层的差分线，等效于宽边耦合带状线。数字信号在差分线上传输时是奇模传输方式，即正负两路信号的相位差是180，而噪声以共模的方式在一对差分线上耦合出现，在接受器中正负两路的电压或电流相减，从而可以获得信号消除共模噪声。而差分线对的低压幅或电流驱动输出实现了高速集成低功耗的要求。

基于FPGA的高速时钟数据恢复电路的实现_李湘琼

48 技术研发 Technology Research 0 引言 时钟数据恢复电路是高速收发器的核心模块，而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制核心。但利用中低端FPGA还没有可以达到100MHz以上的时钟数据恢复电路。由于上面的原因，许多利用FPGA实现的高速通信系统中必须使用额外的专用时钟数据恢复IC，这样不仅增加了成本，而且裸露在外的高速PCB布线使还会带来串扰、信号完整性等非常严重的问题。如果可以在中低端FPGA上实现高速时钟数据恢复电路，则可降低成本且提高整个电路系统的性能。 目前利用FPGA实现时钟恢复电路的方法，基本都是首先利用FPGA内部的锁相环产生N*f的高频时钟，然后再根据输入信号控制对高速时钟的分频，从而产生与输入信号同步的时钟信号[1~3]，其中N决定了恢复时钟信号的相位精度，通常N等于8。因此如果输入信号的频率为100MHz，则系统的工作频率就必须达到800MHz，对于中低端FPGA，如此高的工作频率显然无法承受。虽然高端FPGA可以达到GHz的工作频率，但其高昂的价格不适合用于普通用户。而其它基于中低端FPGA实现高速时钟恢复电路的方法，要么需要外部VCO模块[4]，要么只能恢复数据而无法得到同步的时钟信号[5]。针对这种情况，本文提出了一种利用Altera FPGA中的锁相环及Logiclock 等技术，实现高速时钟恢复电路的方法。电路是在Altera 的EP2C5T144C6芯片上实现的，用于数字光端机的接收端 基于FPGA的高速时钟数据恢复电路的实现 李湘琼 黄启俊 常胜 (武汉大学，物理科学与技术学院电子科技系) 摘 要：介绍了一种利用输出时钟在具有不同相位的时钟信号之间进行切换实现高速时钟恢复电路的方法。利用Altera公司Quartus软件提供的修改逻辑单元和逻辑块锁定及插入buffer的方法，消除了时钟切换产生的毛刺，弥补了不同相位时钟由于不同的传输延迟而造成的相位偏移。设计的电路实现了数字光端机要求的204.8MHz的工作频率。同时, 分析了决定该电路工作频率的主要因素，通过仿真验证使用EP3C10E144C7芯片最高工作频率可以达到400MHz。 关键词：时钟恢复; Logiclock; 超前滞后鉴相器; 现场可编程逻辑门阵列 Design of high-speed clock and data recovery circuit Based on FPGA Li Xiangqiong Huang Qijun Chang Sheng (Department of Electronics Science and Technology, College of Physics Science and Technology, Wuhan University)Abstract : The paper presents a method to realize high-speed clock and data recovery circuit, which is based on the idea of utilizing output clock to make switching among the clocks whose phase are different. By using the modified logic elements, locking logic region provided by Altera's Quartus and inserting buffers, the burrs appearing in clock switching is eliminated and the phase offset generated from different transmitting delays of the clocks with different phases is compensated 。The designed circuit achieves the operation frequency, which meet the requirement of our project 。The main factor which affects the operation frequency of the presented circuits is also analyzed in this paper. The result of simulation based on the chip of EP3C10E144C7 shows that a highest operation frequency of 400 MHz can be achieved. Key words : clock recovery; logiclock ; the early-later phase detector; FPGA 从100路2.048MHz压缩视频码流合成的串行码流中正确提取100路视频码流，其工作频率为204.8MHz，通过硬件验证电路可以正确工作。 1 时钟恢复电路原理及环路结构 时钟恢复电路的目的是从输入的数据流中，提取出与其同步的时钟信号。时钟信号不可能凭空产生，因此该电路本身必须有一个时钟信号产生机制，除此之外还必须有一个判断控制机制--能够判断并且调整该时钟信号与输入数据之间的相位关系，使其同步。 传统的基于FPGA的时钟恢复电路的结构如图1所示。如前所述，这种结构的电路用中低端FPGA，工作频率不可能达到100MHz以上。本文采用的方法是利用锁相环产生不同相位的时钟信号，然后再根据控制信号控制输出时钟在这些时钟之间进行切换，从而使时钟与输入数据同步。具体结构如图2所示。下面详细介绍各个模块的工作原理及电路实现。 图1 基于高频时钟分频的时钟恢复电路结构图

主板时钟电路工作原理

时钟电路工作原理：3.3v电源经过二极管和电感进入分频器后，分频器开始工作，和晶体一起产生振荡，在晶体的两脚均可以看到波形。晶体的两脚之间的阻值在450---700欧之间。在它的两脚各有1V左右的电压，由分频器提供。晶体两脚常生的频率总和是14.318M。 总频（OSC）在分频器出来后送到PCI槽的B16脚和ISA的B30脚。这两脚叫OSC测试脚。也有的还送到南桥，目的是使南桥的频率更加稳定。在总频OSC线上还电容。总频线的对地阻值在450---700欧之间，总频时钟波形幅度一定要大于2V电平。如果开机数码卡上的OSC灯不亮，先查晶体两脚的电压和波形；有电压有波形，在总频线路正常的情况下，为分频器坏；无电压无波形，在分频器电源正常情况下，为分频器坏；有电压无波形，为晶体坏。 没有总频，南、北桥、CPU、CACHE、I/O、内存上就没有频率。有了总频，也不一定有频率。总频一定正常，可以说明晶体和分频器基本上正常，主要是晶体的振荡电路已经完全正常， 反之就不正常。 当总频产生后，分频器开始分频，R2将分频器分过来的频率送到南桥，在南桥处理过后送到P CI槽B8和ISA的B20脚，这两脚叫系统测试脚，这个测试脚可以反映主板上所有的时钟是否正常。系统时钟的波形幅度一定要大于1.5V，这两脚的阻值在450---700欧之间，由南桥提供。 在主板上RESET和CLK者是南桥处理的，在总频正常下，如果RESET和CLK都没有，在南桥电源正常情况下，为南桥坏。主板不开机，RESET不正常，先查总频。在主板上，时钟线 比AD线要粗一些，并带有弯曲。 二、主板时钟芯片电路及时序关系讲解 1、概述 主板时钟芯片电路提供给CPU，主板芯片组和各级总线（CPU总线，AGP总线，PCI总线，ISA总线等）和主板各个接口部分基本工作频率，有了它，电脑才能在CPU控制下，按步就班，协调地完成各项功能工作： 2、石英晶体多谐振荡器 a、解释说明，主板时钟芯片即分频器的原始工作振荡频率，由石英晶体多谐振荡器的谐振频率来产生，提供给分频率一个基准的14.318MHZ的振荡频率，它是一个多谐振荡器的正反馈环电路，也就是说它把输入作为输出，把输出作为输入的反馈频率，象这样一个永无休止的循环自激过程。 b、基本电路部分： c、分频器（时钟芯片）电路部分：分频器基本工作条件；石英晶体多谐振荡器提供14.318MHZ基准频率.；VCC(3.3V)工作电压(依具体时钟芯片而定)；V SS接地线(~)；滤波电容(对分频器产生的各级频率进行标正微调；分频器产生的各级总线时钟；CPU外部总线时钟频率(CPU CLOCK):66MHZ.100MHZ.133MHZ内存控制管理器总线时钟频率(DIMM):66MHZ.100.133MHZ；AGP总线时钟频率:66MH Z；PCI总线时钟频率:33MHZ；ISA总线时钟频率:8MHZ。 d、基本时序关系： CPU 66、100、133 PCI（33MHZ） ISA（8MHZ） 三、图解 频率发生器芯片

PCB高速时钟信号布线技术技巧简要分析

PCB 高速时钟信号布线技术技巧简要分析 在PCB 的设计过程中，越来越多的工程师选择合理利用高速时钟信号布线技术，来有效提升其信号传输的有效性和传输速度。本文将会就PCB 高速时钟信号布线技术的相关技巧，展开简要分析，希望能够对刚刚开始接触PCB 设计工作的新人工程师提供一定的帮助。 相信很多电子工程师都非常明白的一点是，时钟电路的设计和应用在目前覆盖范围最广泛的数字电路中占有非常重要地位。在未来的DSP 现代电子系统应用设计中，对时钟布线要求也会越来越高。高速时钟信号线优先级最高，一般在布线时，需要优先考虑系统的主时钟信号线。高速时钟信号线信号频率高，要求走线尽量地短，保证信号的失真度最小。 在时钟电路的设计中，高频时钟作为一种敏感程度非常高的重要元件，对电路中的噪声干扰特别敏感，这也就需要工程师特别针对高频时钟信号线进行保护和屏蔽，力求将干扰降到最小。高频时钟主要指的是20MHz 以上的时钟或上升沿少于5ns 的时钟，在进行PCB 布线设计时，高频时钟必须有地线护送，时钟的线宽至少10rail，护送地线的线宽则至少要达到20mil。高频信号线的保护地线两端必须由过孔与地层良好接触，且每5em 左右要打过孔与地层相连。地线护送与数据线基本等长，推荐手工拉线。时钟发送侧必须串接一个22～220Q 左右的阻尼电阻。 在进行PCB 的高速时钟信号走线设计时，工程师需要特别注意，应当将其尽量设计在同一层面上，高速时钟信号线周围尽量没有其他的干扰源和走线。高频时钟连线建议采用星型连接或采用点对点连接，采用T 型连接要保证等臂长，尽量减少过孔的数量，在晶振或时钟芯片下需敷铜防止干扰。避免由这些线带来的信号噪声所产生的干扰。

高速PCB设计指南

高速PCB设计指南 第一篇 PCB布线 在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。 自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。并试着重新再布线，以改进总体效果。 对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。 1 电源、地线的处理

既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。 对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述： （1）、众所周知的是在电源、地线之间加上去耦电容。 （2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm 对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用) （3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。 2 数字电路与模拟电路的共地处理 现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。 数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个

单片机实时时钟电路的原理及应用

单片机实时时钟电路的原理及应用 1 引言现在流行的串行时钟电路很多，如DS1302、DS1307、PCF8485 等。这些电路的接口简单、价格低廉、使用方便，被广泛地采用。本文介绍的 实时时钟电路DS1302 是DALLAS 公司的一种具有涓细电流充电能力的电路， 主要特点是采用串行数据传输，可为掉电保护电源提供可编程的充电功能，并 且可以关闭充电功能。采用普通32.768kHz 晶振。 2 DS1302 的结构及工作原理DS1302 是美国DALLAS 公司推出的一种高性能、低功耗、带RAM 的实 时时钟电路，它可以对年、月、日、周日、时、分、秒进行计时，具有闰年补 偿功能，工作电压为2.5V～5.5V。采用三线接口与CPU 进行同步通信，并可 采用突发方式一次传送多个字节的时钟信号或RAM 数据。DS1302 内部有一个31×8的用于临时性存放数据的RAM 寄存器。DS1302 是DS1202 的升级产品，与DS1202 兼容，但增加了主电源/后背电源双电源引脚，同时提供了对后背电 源进行涓细电流充电的能力。 2.1 引脚功能及结构图1 示出DS1302 的引脚排列,其中Vcc1 为后备电源，VCC2 为主电源。在主电源关闭的情况下，也能 保持时钟的连续运行。DS1302 由Vcc1 或Vcc2 两者中的较大者供电。当Vcc2 大于Vcc1＋0.2V 时，Vcc2 给DS1302 供电。当Vcc2 小于Vcc1 时，DS1302 由Vcc1 供电。X1 和X2 是振荡源，外接32.768kHz 晶振。RST 是复位/片选线，通过把RST 输入驱动置高电平来启动所有的数据传送。RST 输入有两种功能：首先，RST 接通控制逻辑，允许地址/命令序列送入移位寄存器；其次，RST 提供终止单字节或多字节数据的传送手段。当RST 为高电平时，所有的数据传 送被初始化，允许对DS1302 进行操作。如果在传送过程中RST 置为低电平， 则会终止此次数据传送，I/O 引脚变为高阻态。上电运行时，在Vcc≥2.5V之前，RST 必须保持低电平。只有在SCLK 为低电平时，才能将RST 置为高电平。

数字时钟电路图

多功能数字计时器设计 姓名：杨会章 学号: 1004220242 专业：通信工程 学院：电光学院 指导教师： 2021-9-15

目录 一、设计内容简介 (3) 二、电路功能设计要求 (3) 三、电路原理简介 (3) 四、各单元电路原理 1、脉冲发生电路 (3) 2、计时电路 (4) 3、译码显示电路 (4) 5、校分电路 (5) 4、清零电路 (6) 6、报时电路 (7) 7、基本电路原理图 (8) 8、动态显示原理 (9) 9、动态显示原理图 (10) 10、波形图 (11) 五、实验中问题及解决办法 (11) 六、附录 (12) 1、元件清单 (12) 2、芯片引脚图和功能表 (12) 3、参考文献 (15)

一、设计内容简介 实验采用中小规模集成电路设计一个数字计时器。数字计时器是由脉冲发生电路，计时电路，译码显示电路，和附加电路控制电路几部分组成。其中控制电路由清零电路，校分电路和报时电路组成。附加电路采用动态显示。 二、电路功能设计要求 1、设计制作一个0分00秒～9分59秒的多功能计时器,设计要求如下： 1）设计一个脉冲发生电路，为计时器提供秒脉冲（1HZ），为报时电路提供驱动蜂鸣器的高低脉冲信号（1KHZ、2KHZ）； 2）设计计时电路：完成0分00秒～9分59秒的计时、译码、显示功能； 3）设计清零电路：具有开机自动清零功能，并且在任何时候，按动清零开关，可以对计时器进行手动清零。 4）设计校分电路：在任何时候，拨动校分开关，可进行快速校分。（校分隔秒） 5）设计报时电路：使数字计时器从9分53秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率1kHz），9分59秒发高音（频率2kHz）； 6）系统级联。将以上电路进行级联完成计时器的所有功能。 7）可以增加数字计时器附加功能：定时、动态显示等。 三、电路原理简介 32678Hz石英晶体振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器、D触发器输出标准秒脉冲。秒计数器记满60后向分计数器进位。计数器的输出经译码器送显示器。记时出现误差时可以用校时电路进行校分，校秒。利用74153四选一数据选择器和128Hz、64Hz时钟信号控制选择秒位、秒十位、分位输出到译码器，并选通相应的数码管，实现动态显示。 四、各单元电路原理 1、秒脉冲发生电路 采用32678Hz的石英晶体多谐振荡器作为脉冲信号源。经分频器CD4060的分频，从Q14端输出的2Hz的脉冲信号经D触发器组成的二分频电路得到1Hz 的秒脉冲信号。原理图如下：

高速时钟电路的EMC设计

高速时钟电路的EMC设计 分类：C++ builder 笔记PCB 初学2010-05-29 12:57 375人阅读评论(0) 收藏举报 EMI信号将会干扰电子设备（如收音机、电视、移动电话以及其他类似设备）的正常运行。在PCB板上，电磁干扰会严重影响系统的正常工作。在大多数数字系统中，电磁干扰的主要来源是时钟发生以及分发电路。 干扰是电磁波造成的，而电磁波是由于带电粒子在电场中移动产生的，只要存在电信号就一定会产生电磁波。监管机构要求产生电磁干扰的电子设备必须符合特定的规章制度和要求。其中一项要求是：在固定的频率范围内，在距离发射源一定距离处由发射源产生的干扰不能超过预定水平。 时钟又是如何影响其他设备的正常工作呢？很多同步设备使用的典型频率为33.3MHz，这个频率经常用作PCI总线、ASIC、FPGA以及处理器的时钟信号源。与33.3MHz有关的是一系列谐波频率。33.3MHz的3次谐波即为99.9MHz，因此一块工作频率为33MHz的电路板可能使调谐99.90MHz的收音机不能正常接收。 时钟电路在数字电路中占有重要地位，同时时钟电路也是产生电磁辐射的主要来源。一个具有2ns上升沿的时钟信号辐射能量的带宽可达160MHz，其可能辐射带宽可达十倍频，即1.6GHz。因此，设计好时钟电路是保证达到系统辐射指标的关键，时钟电路EMC设计的好坏直接影响整个系统的性能。 时钟电路中电磁干扰的产生 时钟源可以通过两种方式产生电磁干扰。同步时钟的重复特性以及没有正确端接的线路都会产生电磁干扰。时钟的能量是通过天线辐射进入电磁场的。这里指的天线包括各种形式：PCB线路、PCB返工线、未经充分屏蔽的元件、连接器、缆线（屏蔽或非屏蔽）以及未正确接地的设备等。 在高速数字系统中，固定频率的时钟是主要的电磁干扰源。这是因为，这些时钟总是在一个固定的频率下工作，这将使能量增加到更高的级别。而非重复性信号或是异步信号不会产生如此多的电磁干扰。随着更高的数据速率要求更快的时钟频率，信号的边沿率（即上升时间和下降时间）也随之提高。较快的边沿率将使辐射信号的能量级别增加更多。图1显示了两个具有相同频率、幅度、占空比及相位的信号，唯一不同的地方是信号的边沿率，通过测量可知上升时间较快的信号其辐射能量要明显大于跃迁率较低的信号。

多功能数字钟电路设计

多功能数字钟电路设计 一、数字电子钟设计摘要 (2) 二、数字电子钟方案框图 (2) 三、单元电路设计及相关元器件的选择 (3) 1.6进制计数器电路的设计 (3) 2.10进制计数器电路的设计 (4) 3.60进制计数器电路的设计 (4) 4.时间计数器电路的设计 (5) 5.校正电路的设计 (6) 6.时钟电路的设计 (7) 7.整点报时电路设计 (8) 8. 译码驱动及单元显示电路 (9) 四、系统电路总图及原理 (9) 五、经验体会 (10) 六、参考文献 (10) 附录A:系统电路原理图 附录B:元器件清单

一、数字电子钟设计摘要 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。 此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。且由于数字钟包括组合逻辑电路和时叙电路。通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。 二、数字电子钟方案框图 图1 数字电子钟方案框图

三、单元电路设计和元器件的选择 1. 6进制计数器电路的设计 现要设计一个6进制的计数器，采用一片中规模集成电路74LS90N芯片，先接成十进制，再转换成6进制，利用“反馈清零”的方法即可实现6进制计数，如图2所示。 图2

2. 10进制电路设计 图3 3. 60 进数器电路的设计 “秒”计数器与“分”计数器都是六十进制，它由一级十进制计数器和一级六进制计数器连接而成，如图4所示，采用两片中规模集成电路74LS90N串接起来构成“秒”“分”计数器。

时钟电路基本原理

1时钟供电组成 时钟电路主要由时钟发生器（时钟芯片）、、、和等组成。 ● 时钟芯片时钟芯片主要有S. Winbond、 PhaseLink. C-Medi a、IC. IMI等几个品牌，主板上见得最多的是ICS和Winbond两种，如图6-1、图6-2所示。 ● 晶振 时钟芯片通常使用的晶振，如图6-3所示。 晶振与组成一个谐振回路，从晶振的两脚之问产生的输入到时钟芯片，如图6-4所示。 判断品振是否工作，可以用测量晶振两脚分别对地是否有（以上），这是晶振工作的前提条件，再用示波器测量晶振任意一脚是否有与标称频率相同的振荡正弦波输出（这是最准确的方法）。在没有示波器的情况下，可以直接更换新的晶振和谐振电容，用替换法来排除故障。 2 时钟电路工作原理 时钟电路的1=作原理图，如图6-5所示。 时钟芯片有电压输入后（有的时钟芯片还有一组电压），再有一个好信号，表示主板各部位所有的供电止常，于是时钟芯片开始工作。 晶振两脚产生的基本频率输入到时钟芯片内部的，从振荡器出来的基本频率经过“频率扩展锁相网路”进行频率扩展后输入到各个，

最后得到不同频率的时钟输出。 初始默认输出频率由频率选择锁存器输入引脚FS（4:0）设置，之后可以通过IIC总线再进行设置。 多数时钟芯片都支持IIC总线控制，通过一根双向的数据线（SD ATA）和一根时钟线（ SCLK）对芯片的时钟输出频率进行设置。 图6-5中： 48MHz USB与48MHz DOT为固定48MHz时钟输出；3V66（3：1）共3组为的66MHz时钟输出： CPUCLKT （2:0）共3组为CPU时钟输出；CPUCLKC （2:0）共3组为CPU时钟输出，与CPUCLKT互为；CLK （6:0）共7组为 33MHz 的PCI时钟输出，输出到PCI插槽，有多少个PCI插槽就使用多少组。 主板的时钟分布如图6-6所示，内存总线时钟由北桥供给，部分主板电路设计有独立的内存时钟发生器，如图中虚线所示。 外频进入CPU后，乘以CPU的就是CPU实际的运行频率。例如外频是200MHz，CPU的倍频是14，那么CPU的实际运行频率是：200MHz ×14=。前端总线的频率是外频的整倍数。例如外频足133MHz，CPU 需要使用的前端总线频率是533MHz，那么就必须将133MHz外频4倍扩展，即133MHz×4=532MHz≈533MHz。 3 时钟电路故障检测 时钟电路故障通常足：全部无时钟，部分无时钟，时钟信号幅值（最高点电压）偏低。 其表现是开机无显示或不能开机。 诊断卡只能诊断PCI插槽或插槽有无时钟信号，并不代表主板其他部分的时钟就正常。最好使用示波器测量各个插槽的时钟输入脚或时钟芯片的各个时钟输出脚，看其频率和幅值是否符合，这是最准确的方法。 现在的CPU外频都已达到200MHz或更高，所以要测量CPU外频，要求示波器的带宽应在200MHz以上。

高速时钟线的处理

2 时钟线的处理 2.1)建议先走时钟线。 2.2)频率大于等于66M的时钟线，每条过孔数不要超过2个，平均不得超过1.5个。 2.3)频率小于66M的时钟线，每条过孔数不要超过3个，平均不得超过2.5个2.4)长度超过12inch的时钟线，如果频率大于20M，过孔数不得超过2个。 2.5)如果时钟线有过孔，在过孔的相邻位置，在第二层（地层）和第三层（电源层）之间加一个旁路电容、如图2.5-1所示，以确保时钟线换层后，参考层（相邻层）的高频电流的回路连续。旁路电容所在的电源层必须是过孔穿过的电源层，并尽可能地靠近过孔，旁路电容与过孔的间距最大不超过300MIL。图2.5-1过孔处的旁路电容 2.6)所有时钟线原则上不可以穿岛。下面列举了穿岛的四种情形。 2.6.1) 跨岛出现在电源岛与电源岛之间。此时时钟线在第四层的背面走线，第三层(电源层)有两个电源岛，且第四层的走线必须跨过这两个岛，如图2.6-1 所示。 2.6.2) 跨岛出现在电源岛与地岛之间。此时时钟线在第四层的背面走线，第三层(电源层)的一个电源岛中间有一块地岛，且第四层的走线必须跨过这两个岛。如图2.6-2所示。 2.6.3) 跨岛出现在地岛与地层之间。此时时钟线在第一层走线，第二层(地层)的中间有一块地岛，且第一层的走线必须跨过地岛，相当于地线被中断。如图2. 6-3所示。 2.6.4) 时钟线下面没有铺铜。若条件限制实在做不到不穿岛，保证频率大于等于66M的时钟线不穿岛，频率小于66M的时钟线若穿岛，必须加一个去耦电容形成镜像通路。以图6.1为例，在两个电源岛之间并靠近跨岛的时钟线，放置一个0.1UF的电容。 2.7)当面临两个过孔和一次穿岛的取舍时，选一次穿岛。 2.8)时钟线要远离I/O一侧板边500MIL以上，并且不要和I/O线并行走，若实在做不到，时钟线与I/O口线间距要大于50MIL。 2.9)时钟线走在第四层时，时钟线的参考层（电源平面）应尽量为时钟供电的那个电源面上，以其他电源面为参考的时钟越少越好，另外，频率大于等于66M 的时钟线参考电源面必须为3.3V电源平面。 2.10)时钟线打线时线间距要大于25MIL。 2.11)时钟线打线时进去的线和出去的线应该尽量远。尽量避免类似图A和图C 所示的打线方式，采用类似图B和图D的打线方式，若时钟线需换层，避免采用图E的打线方式，采用图F的打线方式。 2.12)时钟线连接BGA等器件时，若时钟线换层，尽量避免采用图G的走线形式,过孔不要在BGA下面走,最好采用图H的走线形式。 2.13) 注意各个时钟信号，不要忽略任何一个时钟，包括AUDIO CODEC的AC_BI TCLK，尤其注意的是FS3-FS0,虽然说从名称上看不是时钟，但实际上跑的是时钟，要加以注意。 2.14) Clock Chip上拉下拉电阻尽量靠近Clock Chip。

高速高密度PCB设计的现状

高速高密度PCB设计的现状 随着电子产品功能的日益复杂和性能的提高，印刷电路板的密度和其相关器件的频率都不断攀升，工程师面临的高速高密度PCB设计所带来的各种挑战也不断增加。下面为大家准备了关于高速高密度PCB设计的现状，欢迎阅读。 随着竞争的日益加剧，厂商面临的产品面世时间的压力也越来越大，如何利用先进的EDA工具以及最优化的方法和流程，高质量、高效率的完成设计，已经成为系统厂商和设计工程师不得不面对的问题。 热点：从信号完整性向电源完整性转移 谈到高速设计，人们首先想到的就是信号完整性问题。信号完整性主要是指信号在信号线上传输的质量，当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性。当信号不能正常响应或者信号质量不能使系统长期稳定工作时，就出现了信号完整性问题，信号完整性主要表现在延迟、反射、串扰、时序、振荡等几个方面。一般认为，当系统工作在50MHz 时，就会产生信号完整性问题，而随着系统和器件频率的不断攀升，信号完整性的问题也就愈发突出。元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等这些问题都会引起信号完整性问题，导致系统工作不稳定，甚至完全不能正常工作。 信号完整性技术经过几十年的发展，其理论和分析方法都已经较为成熟。对于信号完整性问题，陈兰兵认为，信号完整性不是某个

人的问题，它涉及到设计链的每一个环节，不但系统设计工程师、硬件工程师、PCB工程师要考虑，甚至在制造时也不能忽视。解决信号完整性问题，必须借助先进的仿真工具，如Cadence的SPECCTRAQuest 就是不错的仿真工具，利用它可以在设计前期进行建模、仿真，从而形成约束规则指导后期的布局布线，提高设计效率。随着Cadence 在今年6月推出的专门针对千兆赫信号的仿真器MGH——它是业界首个可以在几秒之内完成数万BIT千兆赫信号的仿真器——信号完整性 技术更臻完善。 相对于信号完整性，电源完整性是一种较新的技术，它被认为是高速高密度PCB设计目前最大的挑战之一。电源完整性是指在高速系统中，电源传输系统(PDS power deliver system)在不同频率上，阻抗特性不同，使PCB板上电源层与地层间的电压在电路板的各处不尽相同，从而造成供电不连续，产生电源噪声，使芯片不能正常工作;同时由于高频辐射，电源完整性问题还会带来EMC/EMI问题。如果不能很好地解决电源完整性问题，会严重影响系统的正常工作。 通常，电源完整性问题主要通过两个途径来解决：优化电路板的叠层设计及布局布线，以及增加退耦电容。退耦电容在系统频率小于300 ~ 400MHz时，可以起到抑止频率、滤波和阻抗控制的作用，在恰当的位置放置合适的退耦电容有助于减小系统电源完整性的问题。但是当系统频率更高时，退耦电容的作用很小。在这种情况下，只有通过优化电路板的层间距设计以及布局布线或者其他的降低电

单片机数字钟电路图

数字钟设计 一、设计目的 1. 熟悉集成电路的引脚安排。 2. 掌握各芯片的逻辑功能及使用方法。 3. 了解面包板结构及其接线方法。 4. 了解数字钟的组成及工作原理。 5. 熟悉数字钟的设计与制作。 二、设计要求 1．设计指标 时间以24小时为一个周期； 显示时、分、秒； 有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时； 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。

2．设计要求 画出电路原理图（或仿真电路图）； 元器件及参数选择； 电路仿真与调试； PCB文件生成与打印输出。 3．制作要求自行装配和调试，并能发现问题和解决问题。 4．编写设计报告写出设计与制作的全过程，附上有关资料和图纸，有心得体会。 三、设计原理及其框图 1．数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图3-1所示为数字钟的一般构成框图。 图3-1 数字钟的组成框图

⑴晶体振荡器电路 晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。 ⑵分频器电路 分频器电路将32768Ｈz的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。 ⑶时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。

PCB高速时钟线处理

PCB高速时钟线处理高速时钟线处理高速时钟线处理高速时钟线处理 2 时钟线的处理 2.1)建议先走时钟线。 2.2)频率大于等于66M的时钟线，每条过孔数不要超过2个，平均不得超过1.5个。 2.3)频率小于66M的时钟线，每条过孔数不要超过3个，平均不得超过2.5个 2.4)长度超过12inch的时钟线，如果频率大于20M，过孔数不得超过2个。 2.5)如果时钟线有过孔，在过孔的相邻位置，在第二层（地层）和第三层（电源层）之间加一个旁路电容、如图2.5-1所示，以确保时钟线换层后，参考层（相邻层）的高频电流的回路连续。旁路电容所在的电源层必须是过孔穿过的电源层，并尽可能地靠近过孔，旁路电容与过孔的间距最大不超过300MIL。图2.5-1过孔处的旁路电容 2.6)所有时钟线原则上不可以穿岛。下面列举了穿岛的四种情形。 2.6.1) 跨岛出现在电源岛与电源岛之间。此时时钟线在第四层的背面走线，第三层(电源层)有两个电源岛，且第四层的走线必须跨过这两个岛，如图2.6-1所示。 2.6.2) 跨岛出现在电源岛与地岛之间。此时时钟线在第四层的背面走线，第三层(电源层)的一个电源岛中间有一块地岛，且第四层的走线必须跨过这两个岛。如图2.6-2所示。 2.6.3) 跨岛出现在地岛与地层之间。此时时钟线在第一层走线，第二层(地层)的中间有一块地岛，且第一层的走线必须跨过地岛，相当于地线被中断。如图2.6-3所示。 2.6.4) 时钟线下面没有铺铜。若条件限制实在做不到不穿岛，保证频率大于等于66M的时钟线不穿岛，频率小于66M的时钟线若穿岛，必须加一个去耦电容形成镜像通路。以图6.1为例，在两个电源岛之间并靠近跨岛的时钟线，放置一个0.1UF的电容。 2.7)当面临两个过孔和一次穿岛的取舍时，选一次穿岛。 2.8)时钟线要远离I/O一侧板边500MIL以上，并且不要和I/O线并行走，若实在做不到，时钟线与I/O口线间距要大于50MIL。 2.9)时钟线走在第四层时，时钟线的参考层（电源平面）应尽量为时钟供电的那个电源面上，以其他电源面为参考的时钟越少越好，另外，频率大于等于66M的时钟线参考电源面必须为3.3V电源平面。 2.10)时钟线打线时线间距要大于25MIL。 2.11)时钟线打线时进去的线和出去的线应该尽量远。尽量避免类似图A和图C所示的打线方式，采用类似图B和图D的打线方式，若时钟线需换层，避免采用图E的打线方式，采用图F的打线方式。 2.12) 时钟线连接BGA等器件时，若时钟线换层，尽量避免采用图G的走线形式,过孔不要在BGA下面走,最好采用图H的走线形式。 2.13) 注意各个时钟信号，不要忽略任何一个时钟，包括AUDIO CODEC的AC_BITCLK，尤其注意的是FS3-FS0,虽然说从名称上看不是时钟，但实际上跑的是时钟，要加以注意。 2.14) Clock Chip上拉下拉电阻尽量靠近Clock Chip。 36、对于全数字信号的 PCB，板上有一个 80MHz 的钟源。除了采用丝网（接地）外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。1. 在实际设计中建议使用实体地和电源层，避免电源和地被分割，这种分割可能导致复杂的电流环路。电流环路越大辐射也越大，所以必须避免任何信号尤其是时钟信号在分割地上布线。 2.将时钟驱动器布局在电路板中心位置而不是电路板外围。将时钟驱动器放置在电路板外围会增加磁偶极矩(magnetic dipole moment)。 3.为了进一步降低顶层时钟信号线的EMI，最好是在时钟线两侧并行布上地线。当然，更好将时钟信号布在地层与电源层之间的内部

030442003高速电路板设计与仿真

《高速电路板设计与仿真》课程教学大纲 课程代码：030442003 课程英文名称：High Speed Printed Circuit Board Design and Emulation 课程类别：专业基础课 课程性质：选修 适用专业：电子科学与技术 课程总学时：40 讲课：40 实验：0 上机：0 大纲编写（修订）时间：2011.7 一、大纲使用说明 （一）课程的地位及教学目标 本课程是电子科学与技术专业的专业任选课, 属于专业技术基础课，是一门重要的实践课程。通过本课程的学习,学生能够利用先进的高端软件设计高速电路板，绘制出具有实际意义的原理图和印刷电路板图，具有对设计中的信号完整性、电磁兼容性、电源完整性等问题的分析能力，熟悉一定的电子工艺和印刷电路板的布局布线知识，为今后从事高端设计工作打下一定的基础。 （二）知识、能力及技能方面的基本要求 在知识方面，要求学生具有初步的半导体工艺、印制电路、芯片封装等方面的知识，还要了解信号完整性、电磁兼容性、电源完整性等方面的基本概念，如此才能设计出高质量的高速PCB。在能力方面，要求学生具备一些计算机方面的操作技能。 （三）实施说明 1.教学内容：包括原理图设计、PCB设计、高速信号仿真三部分，其中PCB设计为重点内容。应突出高速和高质量PCB的讲解,以适应高端设计要求。讲课要理论联系实际，设计具有实际意义的原理图和印刷电路板图，而不只是空讲理论知识。 2．教学方法：采用启发式教学，提高学生分析问题和解决问题的能力。鼓励学生通过实践和自学获取知识，培养学生的自学能力，调动学生自行设计的学习积极性和创新能力。 3．教学手段：本课程属于技术基础课，在教学中可采用电子教案、CAI课件及多媒体教学系统等先进教学手段，以确保在有限的学时内，全面、高质量地完成课程教学任务。 4．大纲实施时应贯彻学院工程训练与工程教育相结合的特点，注重学生的能力培养和专业素质的提高，尤其是培养学生的实际动手设计和操作的能力。 （四）对先修课的要求 本课程的先修课为电路、模拟电子电路、数字电子电路、计算机基础知识。 （五）对习题课、实践环节的要求 每次课后留有一定量的操作练习，要求学生课后在自己的电脑上学习操作。本课程无实验。 （六）课程考核方式 1．考核方式：考查 2．考核目标：考核学生是否掌握了软件的基本操作方法，重点考核学生的原理图绘制和印刷电路板的设计能力，所设计的项目是否具有实际意义。 3．成绩构成：本课程的总成绩由两部分组成：平时成绩（包括平时自行练习、出勤等）占20%，期末验收成绩（以综合作业完成情况给出成绩）占80%。按优、良、中、及格、不及格五级给出最后成绩。 （七）参考书目 《Cadence SPB 15.7工程实例入门》于争著，电子工业出版社， 2010.5.