三人表决器实验
三人表决器实验
我们实验采取3种输入方式:原理图方式,VHDL方式,VerilogHDL.你可以只看一种.下面我分别一一介绍
三人表决器的功能描述
三个人分别用手指拨动开关SW1、SW2、SW3来表示自己的意愿，如果对某决议同意，各人就把自己的指拨开关拨到高电平（上方），不同意就把自己的指拨开关拨到低电平（下方）。表决结果用LED（高电平亮）显示，如果决议通过那么实验板上L2（黄灯）亮；如果不通过那么实验板上L1（红灯）亮；如果对某个决议有任意二到三人同意，那么此决议通过，L2亮；如果对某个决议只有一个人或没人同意，那么此决议不通过，L1亮。
采用原理图设计三人表决器
我们根据三人表决器的直值表，可以通过卡诺图化简可以得到：
L2=SW1SW2+SW1SW3+SW2SW3
L1=_L2
那么我们可以在MAX+plusII中用原理图实现上面的三人表决器
~
下面仅把和VHDL不同的详细写下，相同或基本相同的就一带而过：
（1）打开MAX+plusII
（2）新建一个图形文件：File菜单>new
新建文件时选择Graphic Editor file
点OK
（3）输入设计文件
我们现在在图形文件中输入电路，我们这个电路需要AND2、OR3、NOT三个逻辑门电路和输入输出端，你可以
Symbol ->Enter Symbol（或者双击空白处）
弹出窗口：
%
在Symbol Name中输入and2，点OK
同样可以加入or3、input、output、not
对input、output，鼠标左键双击PIN_NAME，那么PIN_NAME被选中，并且变黑，然后输入你要改的名字，如SW1
把元件拖动到合适位置，将光标放到元件的引线出，可以发现光标变为十字星，此时摁住左键就可以进行连线。
最后的电路图如下图
（4）保存文件：
保存为,Automatic Extension选.gdf
"
把文件设为当前工程：FILE->PROJECT->SET PROJECT TO CURRENT FILE
MAX+PLUS II的标题条将显示新的项目名字
至此，程序输入就已经完成了
（5）检查编译
指定下载的芯片型号
指定芯片的管脚
（参见10分钟学会PLD设计2 －设计的编译）此时的图形为：
—
下图为SW1放大的图，其中majority_voter@41中前部分为设计的文件名，后面41为EPM7128SLC84-15的41脚，也就是说电路图中SW1被指定到EPM7128SLC84-15的41脚（而实验板上41脚被连接到指拨开关SW1上了，这样电路图上SW1就和实验板上的硬件SW1实现了连接）。
采用VHDL设计三人表决器
打开MAX+plusII,在开始菜单内选择MAX+PLUS II 项，开始运行MAX+PLUS II（如下图）
你最好把图标放到桌面上，以后直接双击MAX+PLUS II图标就可以运行软件了
在MAX+PLUSII上点右键，选择发送到->桌面快捷方式（如下图），那么你桌面上就看到MAX+PLUS II 了。
新建VHDL文档
！
（图形和verilog-HDL设计的过程见后面的部分）FILE->NEW
或者点下图的新建图标：
连后选择Text Editor File文件，点OK如下图
输入设计文件
在文本窗口中输入以下VHDL源程序：
LIBRARY IEEE;
USE
--********************************************* ENTITY majority_voter IS
PORT(SW : IN std_logic_vector(3 DOWNTO 1);
L : OUT std_logic_vector(2 DOWNTO 1));
--L2 is a yellow LED AND L1 is a RED LED END majority_voter;
--********************************************* ARCHITECTURE concurrent OF majority_voter IS BEGIN
WITH SW SELECT
L <= "10" WHEN "011",
"10" WHEN "101",
"10" WHEN "110",
"10" WHEN "111",
"01" WHEN OTHERS;
END concurrent;
--*********************************************如下图
&
保存文件
FILE->SAVE，或点工具栏上的存盘符号
存盘符号
把文件保存为（路径中不要有中文字符，Automatic Extension选.vhd）
把文件设为当前工程：FILE->PROJECT->SET PROJECT TO CURRENT FILE
%
MAX+PLUS II的标题条将显示新的项目名字
至此，程序输入就已经完成了
采用VerilogHDL设计三人表决器
下面仅把和VHDL不同的详细写下，相同或基本相同的就一带而过：（1）打开MAX+plusII
（2）新建
新建一个verilog-HDL文件（Text Editor File类型）
（3）输入设计文件
/
其中SW12，SW13，SW23为中间变量
module majority_voter(SW1,SW2,SW3,L1,L2);
output L1,L2;
input SW1,SW2,SW3;
and(SW12,SW1,SW2);
and(SW13,SW1,SW3);
and(SW23,SW2,SW3);
or(L2,SW12,SW13,SW23);
并把文件设为当前工程（同前）
2 编译和布线
我们先要指定所用芯片的型号，
菜单：Assign->Device
如下图
：
将弹出一窗口
（注意把show only fastest speed grades前的钩去掉,否则看不到EPM7128SLC84-15）
在Debice Family 中选择MAX7000S
DEVICE选择EPM7128SLC84-15
再指定芯片的管脚（也就是把你设计的IO口如L1，L2指定到芯片对应的管脚上如10，9）Assign->Pin/Location/Chip（也可以在空白处点右键，选Assign->Pin/Location/Chip）
将弹出下图窗口：
、
在Node Name 中添入SW3
Chip Resource 下的Pin中输入管脚41
在Pin type中输入input
点ADD
连后同样指定以下管脚：
Node name pin Pin type
SW244!
input
SW145input
L110output
L29output
<
在加完L2后点OK(编译后可以看到IO在芯片上的分布：MAX+plusII-> Froorplan Editor,具体见在编译后面的讲解)
编译文件
File->Project->save&Compile
此时可能弹出下图WARNING窗口，提示“project has user pin or logic cell assignments, but never b een compiled before. For best fitting results, let the compiler choose the first set of assignments inste ad”，这是因为在管脚指定之前没有compile，你只要再点save & compile就可以了
MAX+PLUS II 编译器将检查项目是否有错，并对项目进行逻辑综合，然后对设计进行布局布线，放到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件
:
逻辑综合：就是把HDL语言或原理图翻译成最基本的与或非门的连接关系
布局布线：把这种与或非门的连接关系用芯片的内部的可编程结构和连线来实现
如果设计正确，将下图所示，点确认
编译后可以看到IO在芯片上的分布：MAX+plusII-> Froorplan Editor
将弹出一窗口如下图
双击空白处，可以看到下图所示IO在芯片EPM7128SLC84上的布局
~
创建一个设计的符号
（此和本设计无关，仅供其他设计在高层调用）
在File菜单中选择Create Default Symbol 项，即可创建一个设计的符号。该符号可被高层设计调用。
此时会产生一个COMPILE窗口，直接点Start,完成后点确认
3 波形仿真
此过程主要是用软件来仿真你的设计，看看结果是否符合你的设计要求
（
编译好以后，打开波形编辑器，MAX+PLUSII->Waveform Editor
载入端口,Node->Enter Nodes from SNF
将弹出下面窗口，你按下面步骤操作：