广工数字逻辑与dea设计实验报告
实验报告
1、基本门电路
一、实验目的
1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际门电路芯片74HC00、74HC02、74HC0
4、74HC08、74HC32、7 4HC86进行VerilogHDL设计的方法。
4、掌握Libero软件的使用方法。
二、实验环境
Libero仿真软件。
三、实验内容
1、在自己的工程文件中，新建一个设计代码文件（Verilog Source File），文件命名规则：学号+下划线+BasGate
例：3115000001_BasGate.v
在自己的工程文件中，新建一个测试平台文件（HDL Stimulus File），文件命名规则：test_BasGate.v
2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。
3、参考教材P192页的设计代码、测试平台代码（可自行编程，所有门电路放在一个模块里面），完成2输入与非门、2输入或非门、2输入与门、2输入或门、2输入异或门、非门的设计、综合及仿真。
4、提交针对基本门电路的综合结果，以及相应的仿真结果。
四、实验结果和数据处理
1、门电路
．．．模块清单及测试平台代码清单
（1）所有硬件功能模块的代码清单（关键代码应有注释）
// 3117005278_BasGate.v （综合设计与、或、异或、与非、或非在一个模块）
module gates(a,b,y1,y2,y3,y4,y5);
input a,b;
output y1,y2,y3,y4,y5;
assign y1=a&b;
assign y2=a|b;
assign y3=a^b;
assign y4=~(a&b);
assign y5=~(a|b);
endmodule
// test_BasGate.v（综合设计测试平台）
`timescale 1ns/1ns
module testbench();
reg a,b;
wire y1,y2,y3,y4,y5;
gates test_gates(a,b,y1,y2,y3,y4,y5);
initial
begin
a=0;b=0;
#10 b=1;
#10 a=1;
#10 b=0;
#10;
end
endmodule
2、第一次仿真结果（截图
．．）。
先将波形窗口背景设为白色
．．，调整窗口至合适大小，使波形能完整显示，再对窗
口截图
．．。后面实验中的仿真使用相同方法处理。
3、综合结果（截图
．．）。
先将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）
4、第二次仿真结果（综合后）（截图
．．）。回答输出信号是否有延迟，延迟时间约为多少？
5、第三次仿真结果（布局布线后）（截图
．．）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。
6、布局布线的引脚分配（截图
．．）。
7、烧录（请老师检查）。
2、门电路的综合实验
一、实验目的
1、了解基于Verilog的组合逻辑电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际要求进行VerilogHDL设计的方法。
4、掌握Libero软件的使用方法。
二、实验环境
Libero仿真软件。
三、实验内容
继续在上一实验所建的“学号+下划线+BasGate（例：3115000001_BasGate.v）”
文件中添加两段模块设计代码，分别完成以下第1、2项实验内容，模块名自拟，要求有注释。
两个设计所对应的测试平台模块代码继续放在test_BasGate.v文件中，模块名自拟，要求有注释。
1、裁判表决电路
设计一个3输入、1输入的举重裁判表决电路，使用VerilogHDL描述该电路的功能，设计相关测试平台，完成综合、布局布线、仿真。
2、交通灯故障检测电路
设计一个3输入、1输入的交通灯故障检测电路，使用VerilogHDL描述该电路的
功能，设计相关测试平台，完成综合、布局布线、仿真。
3、以上两个电路任选一个完成烧录和接电测试。
四、实验结果和数据处理
1、所有模块及测试平台代码清单
//举重模块
// BaseGate.v 举重门
module juzhongY(A,B,C,Y);
input A,B,C;
output Y;
assign Y=(A&B)|(B&C)|(A&C);
endmodule
// test_juzhongY.v 举重测试
`timescale 1ns/1ns
module testbench();
reg a,b,c;
wire y;
juzhongY test_gates(a,b,c,y);
initial
begin
a=0;b=0;c=0;
#10 a=0;b=1;c=0;
#10 a=0;b=1;c=1;
#10 a=1;b=0;c=0;
#10 a=1;b=1;c=0;
#10 a=1;b=0;c=1;
#10 a=1;b=1;c=1;
#10;
end
endmodule
//红绿灯模块
// honglvdeng.v
module honglvdengY(R,Y,G,Z);
input R,Y,G;
output Z;
assign Z=(~(R|Y|G))|(R&Y)|(R&G)|(Y&G); endmodule
// test_honglvdengY.v
`timescale 1ns/1ns
module testbench();
reg a,b,c;
wire y;
honglvdengY test_gates(a,b,c,y);
initial
begin
a=0;b=0;c=0;
#10 a=0;b=1;c=0;
#10 a=0;b=1;c=1;
#10 a=1;b=0;c=0;
#10 a=1;b=1;c=0;
#10 a=1;b=0;c=1;
#10 a=1;b=1;c=1;
#10;
end
endmodule
2、综合前仿真结果截图（举重）
3、综合结果RTL视图截图（举重）
4、综合后仿真截图（举重）。最大的传输延迟时间大概为多少？
5、布局布线引脚分配窗口截图
6、布局布线后仿真结果截图。最长的传输延迟时间约为多少？分析是否有出现竞
争冒险。
答：最大传输延迟400ps。
由于时序图中存在毛刺，固存在竞争冒险
7、烧录后接电测试，给老师检查。
3、组合逻辑电路
一、实验目的
1、了解基于Verilog的组合逻辑电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、7 4HC283、74HC4511进行VerilogHDL设计的方法。
4、掌握Libero软件的使用方法。
二、实验环境
Libero仿真软件。
三、实验内容
在同学自己的工程文件中，新建一个设计文件和一个测试代码文件，命名要求：（1）设计文件命名为“学号+下划线+Comb”（例3115000001_comb.v），在该文件中，以下每一个设计对应一个模块，模块名为“姓名拼音首字母+下划线+74HCX X”。
（2）测试文件命名为test_Comb，在该文件中，以下每一个设计对应一个模块，模块名为test_74HCXX。
1、按课本P52的功能表完成74HC148的设计，编写设计代码、测试平台代码。
2、按课本P56的功能表完成74HC138的设计，编写设计代码、测试平台代码。
3、按课本P60的功能表完成74HC153的设计，编写设计代码、测试平台代码。
4、按课本P64的功能表完成74HC85的设计，编写设计代码、测试平台代码。其中测试平台的测试数据要求：进行比较的A、B两数，分别依次为本人学号的奇数位和偶数位（例如，当学号为3212005896时，A数依次取学号从左到右的奇数位，即数字3、1、0、
5、9，B数依次取学号从左到右的偶数位，即数字2、2、0、8、6），验证A、B的比较结果。注意：若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）。
5、按课本P72的功能表完成74HC283的设计，编写设计代码、测试平台代码。
6、上述内容均要求完成综合、布局布线及三次仿真，选择一个完成烧录及接电测试，完成后给老师检查。
四、实验结果和数据处理
1、所有模块及测试平台代码清单（关键语句要有注释）
//74HC148代码
// 74HC148.v
module HC148(EI, In, Out, EO, GS);
input EI;
input [7:0]In;
output [2:0]Out;
output EO, GS;
reg [2:0]Out;
reg EO, GS;
integer I;
always @(EI or In)
if(EI)
begin
Out = 3'b111; EO = 1; GS = 1;
end
else
if( In == 8'b11111111 )
begin
Out = 3'b111; EO = 0; GS = 1;
end
else
begin
for(I = 0;I < 8; I = I + 1)
begin
if( ~In[I])
begin
Out = ~I; EO = 1; GS = 0;
end
end
end
endmodule
//74HC148测试平台代码
// test_148.v
`timescale 1ns/1ns
module test_148;
reg ei;
reg [7:0]turn;
wire [7:0]in = ~turn;
wire [2:0]out;
wire eo,gs;
HC148 u(ei, in, out, eo, gs);
initial
begin
ei = 1;turn = 8'b1;
repeat(8)
#10 turn = turn<<1;
ei = 0;turn = 8'b1;
repeat(8)
#10 turn = turn<<1;
end
endmodule
//74HC138代码
// 74HC138.v
module decoder3_8_1(DataIn,Enable,Eq);
input [2:0] DataIn;
input Enable;
output [7:0] Eq;
reg [7:0] Eq;
wire[2:0] DataIn;
integer I;
always @ (DataIn or Enable)
begin
if(Enable)
Eq=0;
else
for(I=0;I<=7;I=I+1)
if(DataIn==I)
Eq[I]=1;
else
Eq[I]=0;
end
endmodule
//74HC138测试平台代码
// test_138.v
`timescale 1ns/1ns
module test_138;
wire [2:0] out;
reg [7:0] in;
reg [2:0] ei;
HC138 u(out, in, ei);
task circle;
begin
in = 0;
repeat(8)
#10 in = in + 1;
end
endtask
initial
begin
ei = 1;circle();
ei = 0;circle();
ei = 2;
repeat(6)
begin
circle();
#10 ei = ei + 1;
end
end
endmodule
//74HC153代码
// 74HC153.v
module HC153(DateOut, DateIn, Sel, Enable); input [3:0]DateIn;
input [1:0]Sel;
input Enable;
output reg DateOut;
always @(Enable or Sel or DateIn)
if(Enable) DateOut = 0;
else DateOut = DateIn[Sel]; endmodule
//74HC153测试平台代码
// test_153.v
`timescale 1ns/1ns
module test_153();
wire out;
reg [3:0]in;
reg [1:0]sel;
reg ei;
HC153 u(out, in, sel, ei);
initial
begin
ei = 0; sel = 0; in = 4'b1010;
repeat(4)
#10 sel = sel +1;
ei = 1; sel = 0; in = 4'b1010;
repeat(4)
#10 sel = sel +1;
end
endmodule
//74HC85代码
// 74HC85.v
module HC85(DateA, DateB, Cas, Q);
input [3:0] DateA, DateB;
input [2:0]Cas;
output reg [2:0]Q;
interger I;
always @(DateA or DateB or Cas)
begin
if(DateA==DateB)
begin
if(Cas[1]) Q = 3'b010;
else if(Cas==3'b000) Q = 3'b101;
else if(Cas==3'b101) Q = 3'b000;
else Q = Cas;
end
else
begin
for(I=0;I<4;I=I+1)
if(DateA[I]>DateB[I]) Q = 3'b100;
else if(DateA[I] end end endmodule //74HC85测试平台代码（学号为:3117005278) // test_85.v `timescale 1ns/1ns module test_85; reg [3:0] a,b; reg [2:0] cas; wire [2:0] res; HC85 u(a, b, cas, res); task cascade_input; begin #0 cas = 0; #10 cas = 1; #10 cas = 3'b100; #10 cas = 3'b101; #10 cas = 3'b010; #10 cas = 3'b011; #10 cas = 3'b110; #10 cas = 3'b111; #10; end endtask initial begin a = 4'd2; b = a; cascade_input(); a = 4'd3; b = 4'd1; cascade_input(); a = 4'd1; b = 4'd7; cascade_input(); a = 4'd0; b = 4'd0; cascade_input(); a = 4'd5; b = 4'd2; cascade_input(); a = 4'd7; b = 4'd8; cascade_input(); end endmodule //74HC283代码 // 74HC283.v module HC283(CIN,A,B,COUT,S); input CIN; input [3:0]A,B; output COUT; output [3:0]S; reg COUT; reg [3:0]S; always@(CIN,A,B) begin {COUT,S}=CIN+A+B; end endmodule //74HC283测试平台代码 // test_283.v `timescale 1ns/1ns module test_HC283; reg cin; reg [3:0]a,b; wire cout; wire [3:0]s; HC283 u5(cin,a,b,cout,s); initial begin cin=0; repeat(20) #15 cin=$random; end initial begin a=0; repeat(20) #10 a=$random; end initial begin b=0; repeat(20) #10 b=$random; end endmodule 2、第一次仿真结果截图（74HC85模块） 3、综合结果（截图） 4、第二次仿真结果（综合后仿真截图）。回答输出信号是否有延迟，最长延迟时间约为多少？ 存在延迟。 最大延迟是586ps。 5、布局布线（引脚分配截图） 6、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，最长延迟时间约为多少？分析是否有出现竞争冒险。 答： 输出信号存在延迟，最大延迟时间为7944ps。 由于存在毛刺，固存在竞争冒险。 7、烧录，给老师检查。 3、组合逻辑电路综合 一、实验目的 1、了解基于Verilog的时序逻辑电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。 3、掌握使用SmartDesign进行设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、循环数码显示 在学生自己的工程项目文件中，新建一SmartDesign文件，命名要求：姓名拼音首字母+下划线+cp1，测试文件名：test+下划线+cp1 使用SmartDesign工具进行设计，要求如下： （1）使用已设计的74HC161、74HC85、74HC4511模块，及IP核中Actel Macro s库中的反相器模块（INV），在SmartDesign画布中设计下图左框中的模块。 设计完成后，将SmartDesign画布中的设计截图。 （截图） （2）设计相应的测试平台。测试平台中的数据要求所输入的A3A2A1A0及B3B2 B1B0分别为学生学号末四位的最小数及最大数所对应的二进制数。 //测试平台代码 `timescale 1ns/1ns module testbench; reg clk,MRN; reg [3:0]A; reg [3:0]B; wire [6:0]y; //parameter DELY=20; //always #(DELY/2)clk= ~clk; //shumaxianshi_qi shumaxianshi_qi_1(.CP(clk),.Dn(A),.DateB(B),.DateOut(y)); shumaxianshi_qi shumaxianshi_1(clk,MRN,A,B,y); always begin clk=0; #10 clk=1; #10; end initial begin MRN = 0; #10 MRN = 1; #10 A=4'b0010; #10 B=4'b1000; end //initial //#600 $finish; endmodule （3）第一次仿真结果 （4）综合结果 （5）布局布线（引脚分配截图）。注意，布局布线时输入引脚应避开FPGA板中 （6）第三次仿真结果（布局布线后） （7）烧录。完成后给老师检查。 4、时序逻辑电路 一、实验目的 1、了解基于Verilog的时序逻辑电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。 3、学习针对实际时序逻辑电路芯片74HC7 4、74HC112、74HC194、74HC161进 行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 在同学自己的工程文件中，新建一个设计文件和一个测试代码文件，命名要求：（1）设计文件命名为“学号+下划线+seq”（例3115000001_seq.v），在该文件中，以下每一个设计对应一个模块，模块名为“姓名拼音首字母+下划线+74HCXX”。 （2）测试文件命名为test_Seq，在该文件中，以下每一个设计对应一个模块，模 块名为test_74HCXX。 1、熟练掌握Libero软件的使用方法。 2、进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC 7 4、74HC112、74HC161、74HC194相应的设计、综合及仿真。 4、提交针对74HC74、74HC112、74HC161、74HC194（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单（关键语句需要有注释） //74HC74代码 // 74HC74.v module HC74(S1,S2,R1,R2,CLK1,CLK2,D1,D2,Q1,QF1,Q2,QF2); input S1,S2,R1,R2,CLK1,CLK2,D1,D2; output Q1,QF1,Q2,QF2; reg Q1,QF1,Q2,QF2; always@(posedge CLK1) begin if(!S1&&R1) begin Q1<=1;QF1<=0; end else if(S1&&!R1) begin Q1<=0;QF1<=1; end else if(!S1&&!R1) begin Q1<=1;QF1<=1; end else begin Q1<=D1;QF1<=!D1; end end always@(posedge CLK2) begin if(!S2&&R2) begin Q2<=1;QF2<=0; end else if(S1&&!R1) begin Q2<=0;QF2<=1; end else if(!S1&&!R1) begin Q2<=1;QF2<=1; end else begin Q2<=D2;QF2<=!D2; end end endmodule //74HC74测试平台代码 // test_74.v `timescale 1ns/1ns module test_HC74; reg s1,s2,r1,r2,clk1,clk2,d1,d2; wire q1,qf1,q2,qf2; HC74 u1(s1,s2,r1,r2,clk1,clk2,d1,d2,q1,qf1,q2,qf2); initial begin clk1=0; #400 $finish; end always #10 clk1=~clk1; initial begin clk2=0; end always #10 clk2=~clk2; initial begin s1=0; repeat(20) #20 s1=$random; end initial begin s2=0; repeat(20) #20 s2=$random; end initial begin r1=1; repeat(20) #20 r1=$random; end initial begin r2=1; repeat(20) #20 r2=$random; end initial begin d1=0; repeat(20) #20 d1=$random; end initial begin d2=0; repeat(20) #20 d2=$random; end endmodule //74HC112代码 // 74HC112.v module HC112(Set_N, Rst_N, Clk_N, J, K, Q, Qn); input Set_N, Rst_N, Clk_N, J, K; output Q, Qn; reg Q; assign Qn = ~Q; always @(negedge Set_N or negedge Rst_N or negedge Clk_N) case({Set_N,Rst_N}) 0: Q <= 1; 1: Q <= 1; 2: Q <= 0; default: case({J,K}) 0: Q <= Q; 1: Q <= 0; 2: Q <= 1; default: Q <= ~Q; endcase endcase endmodule //74HC112测试平台代码 // test_112.v `timescale 1ns/1ns module test_112; reg set, res, clk, j, k; wire q, qn; HC112 u(set, res, clk, j, k, q, qn); always #5 clk = ~clk; __计算机__学院__软件工程__专业__班__组、学号__ 姓名_______协作者______________教师评定_________________ 实验题目__第八次实验——基于Libero的数字逻辑设计仿真及验证实验__ 1、熟悉SmartDesign工具的使用 2、综合实验的设计、仿真、程序烧录及验证 实验报告 一、实验目的 1、了解基于Verilog的组合逻辑电路的设计及其验证。 2、熟悉利用EDA工具（特别是SmartDesign）进行设计及仿真的流程。 3、学习利用SmartDesign对全加器进行VerilogHDL设计的方法。 4、熟悉实验箱的使用和程序下载（烧录）及测试的方法。 二、实验环境 1、Libero仿真软件。 2、DIGILOGIC-2011数字逻辑及系统实验箱。 3、Actel Proasic3 A3P030 FPGA核心板及Flash Pro4烧录器。 三、实验内容 1、跑马灯设计 设计要求： 共8个LED灯连成一排，用以下3种模式来显示，模式选择使用两个按键进行控制。 （1）模式1：先点亮奇数灯，即1、3、5、7灯亮，然后偶数灯，即2、4、6、8灯亮，依次循环，灯亮的时间按时钟信号的二分频设计。 （2）模式2：按照1、2、3、4、5、6、7、8的顺序依次点亮所有灯；然后再按1、2、3、4、5、6、7、8的顺序依次熄灭所有灯，间隔时间按时钟信号的八分频设计。 （3）模式3：按照1/8、2/7、3/6、4/5的顺序依次点亮所有灯，每次同时点亮两个灯；然后再按1/8、2/7、3/6、4/5的顺序熄灭相应灯，每次同时熄灭两个灯，灯亮的时间按时钟信号的四分频设计。 （4）模式4：自定义。 2、四位数码管扫描显示电路的设计 设计要求： 共4个数码管，连成一排，要求可以显示其中任意一个数码管。具体要求如下：（1）依次选通4个数码管，并让每个数码管显示相应的值，其结果由相应输入决定。 （2）要求能在实验箱上演示出数码管的动态显示过程。必须使得4个选通信号DIG1、DIG2、DIG3、DIG4轮流被单独选通，同时，在段信号输入口加上本人学号的后四位数据，这样随着选通信号的变化，才能实现扫描显示的目的（经验数据为扫描频率大于等于50Hz）。 实验一 SCR、GTO、MOSFET、GTR、IGBT特性实验 一、实验目的 (1)掌握各种电力电子器件的工作特性。 (2)掌握各器件对触发信号的要求。 二、实验所需挂件及附件 序 型号备注 号 1DJK01 电源控制屏该控制屏包含“三相电源输出”等几个模块。2DJK06 给定及实验器件该挂件包含“二极管”等几个模块。 3DJK07 新器件特性实验 DJK09 单相调压与可调负 4 载 5万用表自备 将电力电子器件(包括SCR、GTO、MOSFET、GTR、IGBT五种)和负载电阻R 串联后接至直流电源的两端，由DJK06上的给定为新器件提供触发电压信号，给定电压从零开始调节，直至器件触发导通，从而可测得在上述过程中器件的V/A特性；图中的电阻R用DJK09 上的可调电阻负载，将两个90Ω的电阻接成串联形式，最大可通过电流为1.3A；直流电压和电流表可从DJK01电源控制屏上获得，五种电力电子器件均在DJK07挂箱上；直流电源从电源控制屏的输出接DJK09上的单相调压器，然后调压器输出接DJK09上整流及滤波电路，从而得到一个输出可以由调压器调节的直流电压源。 实验线路的具体接线如下图所示： 四、实验内容 (1)晶闸管（SCR）特性实验。 (3)功率场效应管（MOSFET）特性实验。 (5)绝缘双极性晶体管（IGBT）特性实验。 五、实验方法 (1)按图3-26接线，首先将晶闸管（SCR）接入主电路，在实验开始时，将DJK06上的给定电位器RP1沿逆时针旋到底，S1拨到“正给定”侧，S2拨到“给定”侧，单相调压器逆时针调到底，DJK09上的可调电阻调到阻值为最大的位置；打开DJK06的电源开关，按下控制屏上的“启动”按钮，然后缓慢调节调压器，同时监视电压表的读数，当直流电压升到40V时，停止调节单相调压器(在以后的其他实验中，均不用调节)；调节给定电位器RP1，逐步增加给定电压，监视电压表、电流表的读数，当电压表指示接近零（表示管子完全导通），停止调节，记录给定电压U 电气11级 《信号与控制综合实验》课程 电力电子部分实验报告 姓名学专业班 同组学号专业班号 同组者 实验评分表 基本实验实验编号名称/内容实验分值评分 PWM信号的生成和PWM控制的实现 DC/DC PWM升压降压变换电路性能的研究 三相桥式相控整流电路性能的研究 DC/AC单相桥式SPWM逆变电路性能的研 究 设计性实验实验名称/内容实验分值评分 实验三十九信号的调制—SPWM信号 的产生与实现 教师评价意见总分 目录 实验二十八 PWM信号的生成和PWM控制的现 (4) 实验二十九 DC/DC—PWM升压、降压变换电路性能研究 (11) 实验三十三相桥式相控整流电路性能研究 (14) 实验三十一DC/AC单相桥式SPWM逆变电路性能研究 (23) 实验三十九信号的调制—SPWM信号的产生与实现 (32) 实验心得 (40) 实验二十八 PWM信号的生成和PWM控制的实现 一．实验目的 分析并验证基于集成PWM控制芯片TL494的PWM控制电路的基本功能，从而掌握PWM 控制芯片的工作原理和外围电路设计方法。 二．实验原理 PWM控制的基本原理：将宽度变化而频率不变的的脉冲作为电力电子变换器电路中的开关管驱动信号，控制开关管的适时、适式的通断；而脉冲宽度的变化与变换器的输出反馈有着密切的联系，当输出变化时，通过输出反馈调节开关管脉冲驱动信号，调节驱动脉冲的宽度，进而改变开关管在每个周期中的导通时间，以此来抵消输出电压的变化，从而满足电能变换的需要。 本实验中采用实验室中已有的PWM控制芯片TL494来完成实验，当然在进行具体的PWM控制之前，我们必须要详细的了解和认识该控制芯片的工作原理和方式，如何输出？输出地双路信号存在怎样的关系？参考信号是如何形成的？反馈信号是如何加载到控制芯片上，同时又是如何以此反馈信号来完成输出反馈的？另外我们也必须了解和认识到对不同开关管进行驱动时，为保证开关管的完全可关断，保证电路的正常可靠工作，死区时间的控制方式。最后我们也要了解为防止电力电子变换器在突然启动时，若开放较宽脉冲而带来的较大冲击电流的影响（和会给整个电路带来许多不利影响），控制芯片要采用“软启动”的方式，这也是本实验中认识的一个重点。 三．实验内容 （1）考察开关频率为20kHz，单路输出时，集成电路的软启动功能。 （2）考察开关频率为20kHz，单路输出时，集成电路的反馈电压Vf对输出脉宽的影响。（3）考察开关频率为20kHz，单路输出时，集成电路的反馈电流If对输出脉宽的影响。（4）考察开关频率为20kHz，单路输出时，集成电路的保护封锁功能 （5）考察开关频率为20kHz，单路输出时，集成电路死区电压对输出脉宽的影响。 四．实验步骤 本实验采用单路输出，将端口13接地。 1．PWM脉宽调节：软启动后，在V1端口施加电压作为反馈信号Vf，给定信号Vg=2.5v，改变V1端口电压大小，即可改变V3,从而改变输出信号的脉宽。V3越大，K越大，C=J+K越大，脉宽越小；反之脉宽越大。记录不同V1下的输出波形并与预计实验结果比较。 2．软启动波形：为防止变换器启动时较大的冲击电流，控制芯片TL494和其他控制芯片相似也采用了软启动。在启动时，为防止变换器冲击电流的出现，驱动脉宽应从零开始增大，逐渐变宽到工作所需宽度。本实验中此功能由脉冲封锁端口电位的逐渐开放来实现，电位又打逐渐变小，便可实现软启动。为对控制芯片的该控制过程有更明确和清晰的认识，我们可以观察芯片启动过程中“启动和保护端口4”（TP3）的电压波形变化并与实验前预测进行比较。 实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B; assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y); 2003数字逻辑考题 一 填空题 （每空1分，共15分） 1 [19]10=[ 11010 ]Gray （假设字长为5bit ） 2 若X=+1010，则[X]原=（ 00001010 ），[-X]补=（ 11110110 ），（假设字长为8bit ） 3 [26.125]10=[ 1A.2 ]16=[ 00100110.000100100101 ]8421BCD 4 65进制的同步计数器至少有( 7 )个计数输出端。 5 用移位寄存器产生11101000序列，至少需要( 3 )个触发器。 6 要使JK 触发器按'*Q Q =工作，则JK 触发器的激励方程应写为(1,1 )；如果用D 触发器实现这一转换关系，则D 触发器的激励方程应写为( Q ’ )。 7 在最简状态分配中，若状态数为n ，则所需的最小状态变量数应为（[log 2n] ）。 8 有n 个逻辑变量A ，B ，C ….W ，若这n 个变量中含1的个数为奇数个，则这n 个变量相异或的结果应为（ 1 ）。 9 一个256x4bit 的ROM 最多能实现（ 4 ）个（ 8 ）输入的组合逻辑函数。 10 一个EPROM 有18条地址输入线，其内部存储单元有（ 218 ）个。 11 所示CMOS 电路如图Fig.1，其实现的逻辑函数为F=（ A NAND B (AB)' ） （正逻辑）。 二 判断题 （每问2分，共10分） 1 （ T ）计数模为2n 的扭环计数器所需的触发器为n 个。 2 （ F ）若逻辑方程AB=AC 成立，则B=C 成立。 3 （ F ）一个逻辑函数的全部最小项之积恒等于1。 4 （ T ）CMOS 与非门的未用输入端应连在高电平上。 5 （ F ）Mealy 型时序电路的输出只与当前的外部输入有关。 Fig.1 三 （16分） 1 化简下列函数（共6分，每题3分） 1） ()()∑=15,13,11,10,9,8,7,3,2,0,,,m D C B A F 2） ()()()∑∑+=14,5,3,013,12,10,8,6,1,,,d m D C B A F F +E D 实验一锯齿波同步移相触发电路实验 一、实验目的 (1)加深理解锯齿波同步移相触发电路的工作原理及各元件的作用。 (2)掌握锯齿波同步移相触发电路的调试方法。 三、实验线路及原理 锯齿波同步移相触发电路的原理图如图1-11所示。锯齿波同步移相触发电路由同步检测、锯齿波形成、移相控制、脉冲形成、脉冲放大等环节组成，其工作原理可参见1-3节和电力电子技术教材中的相关内容。 四、实验内容 (1)锯齿波同步移相触发电路的调试。 (2)锯齿波同步移相触发电路各点波形的观察和分析。 五、预习要求 (1)阅读本教材1-3节及电力电子技术教材中有关锯齿波同步移相 触发电路的内容，弄清锯齿波同步移相触发电路的工作原理。 (2)掌握锯齿波同步移相触发电路脉冲初始相位的调整方法。 六、思考题 (1)锯齿波同步移相触发电路有哪些特点? (2)锯齿波同步移相触发电路的移相范围与哪些参数有关? (3)为什么锯齿波同步移相触发电路的脉冲移相范围比正弦波同步移相触发电路的移相范围要大? 七、实验方法 (1)将DJK01电源控制屏的电源选择开关打到“直流调速”侧,使输出线电压为200V（不能打到“交流调速”侧工作，因为DJK03-1的正常工作电源电压为220V 10%，而“交流调速”侧输出的线电压为240V。如果输入电压超出其标准工作范围，挂件的使用寿命将减少，甚至会导致挂件的损坏。在“DZSZ-1型电机及自动控制实验装置”上使用时，通过操作控制屏左侧的自藕调压器，将输出的线电压调到220V左右，然后才能将电源接入挂件），用两根导线将200V交流电压接到DJK03-1的“外接220V”端，按下“启动”按钮，打开DJK03-1电源开关，这时挂件中所有的触发电路都开始工作，用双踪示波器观察锯齿波同步触发电路各观察孔的电压波形。 ①同时观察同步电压和“1”点的电压波形，了解“1”点波形形成的原因。 ②观察“1”、“2”点的电压波形，了解锯齿波宽度和“1”点电压波形的关系。 ③调节电位器RP1，观测“2”点锯齿波斜率的变化。 ④观察“3”～“6”点电压波形和输出电压的波形，记下各波形的幅值与宽度，并比较“3”点电压U3和“6”点电压U6的对应关系。 (2)调节触发脉冲的移相范围 电力电子实验报告 学院名称：信息科学与工程学院 指导老师： 专业班级：电气0802班 学生姓名： 学号： 目录 实验1-1 三相脉冲移相触发电路------------------------3 一、实验目的-------------------------------------------------------3 二、实验内容---------------------------------------------------- --3 三、实验电路原理------------------------------------------------3 四、实验设备------------------------------------------------------4 五、实验步骤和方法---------------------------------------------4 实验1-2 三相桥式整流电路的研究---------------------5 一、实验目的------------------------------------------------------5 二、实验内容------------------------------------------------------5 三、实验设备------------------------------------------------------5 四、实验步骤和方法---------------------------------------------5 五、注意事项------------------------------------------------------9 六、实验原理------------------------------------------------------9 七、实验结果------------------------------------------------------10 实验1-3 三相桥式变流电路反电动势负载的研究-11 一、实验目的------------------------------------------------------11 二、实验内容------------------------------------------------------11 三、实验设备------------------------------------------------------11 四、实验步骤和方法---------------------------------------------11 五、实验结果------------------------------------------------------13 实验1-4 单相交流调压电路----------------------------14 一、实验目的------------------------------------------------------14 二、实验内容------------------------------------------------------14 三、实验设备------------------------------------------------------14 四、实验步骤和方法---------------------------------------------14 五、实验原理------------------------------------------------------16 六、实验结果------------------------------------------------------16 实验心得-----------------------------------------------------18 数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。 6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。 实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。 5.7 EDA开发综合实例3：SmartDesign的使用 在Libero中，除了可以编写程序实现相应设计外，还可通过可视化操作方式（“SmartDesign”软件），对现成的模块进行连线和拼装，实现特定的功能。 下例采用可视化方法实现1位全加器，再改造为2位串行进位加法器，操作过程既有通过编写代码建立模块，也有调用现成模块，还有通过IP核创建实例模块，并对多个模块进行拼装和测试。 5.7.1 使用半加器构造全加器 通过半加器来构造全加器的方法在4.7.3中讨论了，以下的模块及其连接均基于图4-24完成。 1.新建工程 打开Libero IDE，选择“Project”菜单的“New Project”命令，输入项目名称、选择项目存放路径，选择语言Verilog（如图5-62所示）。设备的选择同5.6中的实例2。 2.新建SmartDesign设计 在“Project Manager”中点击“SmartDesign”按钮（如图5-63），在弹出的对话框中输入设计名称，如图5-64所示。 工作区中会显示打开了“adders”设计的画布，但画布是一片空白，如图5-65所示。 3.添加半加器模块 点击“Project Flow”切换回项目流程，点击“HDL Editor”按钮，输入并新建Verilog 程序文件。如图5-66所示： 在打开的文件中输入半加器程序代码，代码同4.7.3中的半加器设计。 项目会把第一个建立的模块或设计作为“根”（Root），并加粗显示，如果项目中的根不是“adders”，则可在“Design Explorer”窗口中对着“adders”按右键，选择“Set As Root”进行修改。如图5-68所示： 电力电子实验报告 ————————————————————————————————作者：————————————————————————————————日期： 实验一SCR（单向和双向）特性与触发实验 一、实验目的 1、了解晶闸管的基本特性。 2、熟悉晶闸管的触发与吸收电路。 二、实验内容 1、晶闸管的导通与关断条件的验证。 2、晶闸管的触发与吸收电路。 三、实验设备与仪器 1、典型器件及驱动挂箱（DSE01）—DE01单元 2、触发电路挂箱Ⅰ（DST01）—DT02单元 3、触发电路挂箱Ⅰ（DST01）—DT03单元（也可用DG01取代） 4、电源及负载挂箱Ⅰ（DSP01）或“电力电子变换技术挂箱Ⅱa（DSE03）”—DP01单元 5、逆变变压器配件挂箱（DSM08）—电阻负载单元 6、慢扫描双踪示波器、数字万用表等测试仪器 四、实验电路的组成及实验操作 图1-1 晶闸管及其驱动电路 1、晶闸管的导通与关断条件的验证： 晶闸管电路面板布置见图1-1，实验单元提供了一个脉冲变压器作为脉冲隔离及功率驱动，脉冲变压器的二次侧有相同的两组输出，使用时可以任选其一；单元中还提供了一个单向晶闸管和一个双向晶闸管供实验时测试，此外还有一个阻容吸收电路，作为实验附件。打开系统总电源，将系统工作模式设置为“高级应用”。将主电源电压选择开关置于“3”位置，即将主电源相电压设定为220V；将“DT03”单元的钮子开关“S1”拨向上，用导线连接模拟给定输出端子“K”和信号地与“DE01”单元的晶闸管T1的门极和阴极；取主电源“DSM00”单元的一路输出“U”和输出中线“L01”连接到“DP01”单元的交流输入端子“U”和“L01”，交流主电源输出端“AC15V”和“O”分别接至整流桥输入端“AC1”和“AC2”，整流桥输出接滤波电容（“DC+”、“DC-”端分别接“C1”、“C2”端）；“DP01”单元直流主电源输出正端“DC+”接“DSM08”单元R1的一端，R1的另一端接“DE01”单元单向可控硅T1的阳极，T1的阴极接“DP01”单元直流主电源输出负端“DC-”。闭合控制电路及挂箱上的电源开关，调节“DT03”单元的电位器“RP2”使“K”点输出电压为“0V”；闭合主电路，用示波器观测T1两端电压；调节“DT03”单元的电位器“RP2”使“K”点电压升高，监测T1的端电压情况，记录使T1由截止变为开通的门极电压值，它正比于通入T1门极的电流I G；T1导通后，反向改变“RP2”使“K”点电压缓慢变回“0V”，同时监测T1的端电压情况。断开主电路、挂箱电源、控制电路。将加在晶闸管和电阻上的主电源换成交流电源，即“AC15V”直接接“R1”一端，T1的阴极直接接“O”；依次闭合控制电路、挂箱电源、主电路。调节“DT03”单元的电位器“RP2”使“K”点电压升高，监测T1的端电压情况；T1导通后，反向改变“RP2”使“K”点电压缓慢变回“0V”，同时监测并记录T1的端电压情况。通过实验结果，参考教材相关章节的内容，分析晶闸管的导通与关断条件。实验完毕，依次断开主电路、挂箱电源、控制电路。 2、晶闸管的触发与吸收电路： 将主电源电压选择开关置于“3”位置，即将主电源相电压设定为220V；用导线连接“DT02”单元输出端子“OUT11”和“OUT12”与“DE01”单元的脉冲变压器输入端“IN1”和“IN2”；取主电源的一路输出“U”和输出中线“L01”连接到“DP01”单元的交流输入端子“U”和“L01”；“DP01”单元的同步信号输出端“A”和“B”连接到锯齿波移相触发电路的同步信号输入端“A”和“B”；将“DE01”的脉冲变压器输出“g1”和“k1”分别接至单向 华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间： 实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表： 2． 3．做出卡诺图，确定输出和激励的函数表达式： 4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四 舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。 Digital System Design 1 2011/6/21 Computer Faculty of Guangdong University of Technology 例：用三进程状态机实现一个简单自动售货机控制电路，电路框图如下。该电路有两个投币口（1元和5角），商品2元一件，不设找零。In[0]表示投入5角，In[1]表示投入1元，Out 表示是否提供货品。 Digital System Design 2 2011/6/21 Computer Faculty of Guangdong University of Technology 根据题意，可分析出状态机的状态包括： S0（00001）：初始状态，未投币或已取商品 S1（00010）：投币5角 S2（00100）：投币1元 S3（01000）：投币1.5元 S4（10000）：投币2元或以上 用独热码表示状态编码，如上所示。相应状态转换图如下（按Moore 状态机设计）。 Digital System Design 3 2011/6/21 Computer Faculty of Guangdong University of Technology 自动售货机状态转换图 Digital System Design 4 2011/6/21 Computer Faculty of Guangdong University of Technology 设计代码 第一个Always 块：状态转移。 Digital System Design 5 2011/6/21 Computer Faculty of Guangdong University of Technology 第二个Always 块：状态转移的组合逻辑条件判断 河南安阳职业技术学院机电工程系电子实验实训室（2011.9编制） 目录 实验报告一晶闸管的控制特性及作为开关的应用 (1) 实验报告二单结晶体管触发电路 (3) 实验报告三晶闸管单相半控桥式整流电路的调试与分析（电阻负载） (6) 实验报告四晶闸管单相半控桥式整流电路的研究（感性、反电势负载） (8) 实验报告五直流-直流集成电压变换电路的应用与调试 (10) 实验报告一晶闸管的控制特性及作为开关的应用 一、实训目的 1．掌握晶闸管半控型的控制特点。 2．学会晶闸管作为固体开关在路灯自动控制中的应用。 二、晶闸管工作原理和实训电路 1．晶闸管工作原理 晶闸管的控制特性是：在晶闸管的阳极和阴极之间加上一个正向电压（阳极为高电位）；在门极与阴极之间再加上一定的电压（称为触发电压），通以一定的电流（称为门极触发电流，这通常由触发电路发给一个触发脉冲来实现），则阳极与阴极间在电压的作用下便会导通。当晶闸管导通后，即使触发脉冲消失，晶闸管仍将继续导通而不会自行关断，只能靠加在阳极和阴极间的电压接近于零，通过的电流小到一定的数值（称为维持电流）以下，晶闸管才会关断，因此晶闸管是一种半控型电力电子元件。 2．晶闸管控制特性测试的实训电路 图1.1晶闸管控制特性测试电路 3．晶闸管作为固体开关在路灯自动控制电路中的应用电路 图1.2路灯自动控制电路 三、实训设备（略，看实验指导书） 四、实训内容与实训步骤（略，看实验指导书） 五、实训报告要求 1．根据对图1.1所示电路测试的结果，写出晶闸管的控制特点。记录BT151晶闸管导通所需的触发电压U G、触发电流I G及导通时的管压降U AK。 2．简述路灯自动控制电路的工作原理。 数字逻辑实验报告 实验三、综合实验电路 一、实验目的： 通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。 二、实验原理： 根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路 三、实验设备与器件： 主机与实验箱 四、实验内容： （1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟， 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 （2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时 的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。 （3）实验设计流程： （4）输入输出表： （5）各个功能模块的实现： A、计时功能模块的实现（电路图及说明）秒表部分及说明 说明：该部分是实现功能正常计时中的秒部分的计时工作。如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。 注解：第一个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明： 广东工业大学实验报告 学院：自动化专业:电力系统自动化11级4班 姓名：xxx 学号：xxxxxxxx 实验日期：2013年5月29日实验地点：实二212 可编程逻辑器件FPGA实验二 计数译码显示系统设计 一、实验目的 1、掌握中规模集成计数器的逻辑功能，以及任意进制计数器的设计方法 2、熟悉显示译码器和数码管的原理及设计应用 3、了解用数字可编程器件实现集成计数译码显示电路的方法 4、学会分频器的使用 5、进一步熟悉QUARTUS软件的基本使用方法 二、实验原理 1、计数器 a)74LS161是十六进制计数器，每输入16个计数脉冲计数器工作一个循环，并在输出端产生一个进 位输出信号，是一个4位同步二进制加法计数器。不仅如此，还具有预置数、保持和异步置零等附加功能。 b)74LS190是十进制计数器，每输入10个计数脉冲计数器工作一个循环，并在输出端产生一个进位/ 借位输出信号，是一个同步加/减计数器。同一般计数器一样，具有预置数、保持和异步置零等附加功能，而且，还多了一个选择电路加、减法的功能。 2、显示译码器和数码管 显示译码器分为：七段字符显示器（简称七段数码管）和BCD-七段显示 数码显示器分为：发光二极管数码管(LED数码管)和液晶显示数码管(LCD数码管) 3、分频器 分频器用于对较高频率的时钟脉冲进行分频操作，得到较低频率的信号，可用于计数。 三、实验内容 1、用74161设计一个十九进制的计数器 （1）原理图 关于加法器仿真的说明：实验要求输入50Mhz的高频率时钟脉冲，通过74292产生1秒左右的的输入时钟，但在仿真过程中，如果按照实际操作，仿真时间会比较长，而要验证加法器的计数是否正确，可以通过以下方法验证： 1.将输入50MHZ的输入端和分频器74292两个部分与右边的电路分开，放置一边； 2.重新给右边电路一 个输入信号，通过一个普通输入端，和一个周期为10ns的时钟脉冲，然后进行仿真即可，结果如下图所示。 （2）功能仿真波形 （3）时序仿真波形 2、用74190设计一个十二进制减法计数器 （1）原理图 实验题目：MPD-15实验设备《电力电子技术》班级：自动化1405 姓名：KZY 学号：0901140450X 指导老师：XXX 实验一、三相脉冲移相触发电路 1.实验目的：熟悉了解集成触发电路的工作原理、双脉冲形成过程及掌握集成触发电路的 应用。 2.实验内容：集成触发电路的调试及各点波形的观察与分析。 3.实验设备：YB4320A型双线示波器一台；万用表一块；MPD-15实验设备中“模拟量可逆 调速系统”控制大板中的“脉冲触发单元”。 4.实验接线：见图1 图1 该实验接好三根线：即SZ与SZ1，GZ与GND，U GD与U CT连接好就行了。 5.实验步骤： （1）将实验台左下方的三相电源总开关QF1合上；（其它开关和按钮不要动） （2）将模拟挂箱上左边的电源开关拨至“通”位置，此时控制箱便接入了工作电源和三相交流同步电源U sa U sb U sc (注：U sa U sb U sc 与主回路电压：U A16 U B16 U C16相位一致)。 （3）将模拟挂箱上正组脉冲开关拨至“通”位置，此时正组脉冲便接至了正组晶闸管。 （4）用示波器观察U sa U sb U sc孔的相序是否正确，相位是否依次相差120°（注：用示波器的公共端接GND孔，其它两信号探头分别依次检查三个同步信号）。 （5）触发器锯齿波斜率的整定 （6）触发器相位特性整定： 实验二三相桥式整流电路的研究 一、实验目的 1、熟悉三相桥式整流电路的组成、研究及其工作原理。 2、研究该电路在不同负载（R、R+L、R+L+VDR）下的工作情况，波形及其特性。 3、掌握晶体管整流电路的试验方法。 二、实验设备 1、YB4320A型双线示波器一台 2、万用表一块 3、模拟量挂箱一个 4、MPD-08试验台主回路 三、实验接线 1、先断开三相电源总开关QF1； 2、触发器单元接线维持实验一线路不变； 3、主回路接线按图5进行。 A N0 图5 三相桥式整流电路（虚线部分用导线接好） 四、实验步骤（注意：根据表1中 所对应的Uct数据来调节Uct大小） 浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位 (3)组合输出信号 (4)配置管脚 (5)下载到FPGA (6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位 实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日 一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。 4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连 线，验证代码的正确性。 6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ，写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分 配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++= 电力电子仿真实验 实验报告 院系：电气与电子工程学院 班级：电气1309班 学号： 1131540517 学生姓名：王睿哲 指导教师：姚蜀军 成绩： 日期：2017年 1月2日 目录 实验一晶闸管仿真实验 (3) 实验二三相桥式全控整流电路仿真实验 (6) 实验三电压型三相SPWM逆变器电路仿真实验 (18) 实验四单相交-直-交变频电路仿真实验 (25) 实验五VSC轻型直流输电系统仿真实验 (33) 实验一晶闸管仿真实验 实验目的 掌握晶闸管仿真模型模块各参数的含义。 理解晶闸管的特性。 实验设备：MATLAB/Simulink/PSB 实验原理 晶闸管测试电路如图1-1所示。u2为电源电压，ud为负载电压，id为负载电流，uVT 为晶闸管阳极与阴极间电压。 图1-1 晶闸管测试电路 实验内容 启动Matlab，建立如图1-2所示的晶闸管测试电路结构模型图。 图1-2 带电阻性负载的晶闸管仿真测试模型 双击各模块，在出现的对话框内设置相应的模型参数，如图1-3、1-4、1-5所示。 图1-3 交流电压源模块参数 图1-4 晶闸管模块参数 图1-5 脉冲发生器模块参数 固定时间间隔脉冲发生器的振幅设置为5V，周期与电源电压一致，为0.02s（即频率为50Hz），脉冲宽度为2（即7.2o），初始相位（即控制角）设置为0.0025s（即45o）。 串联RLC分支模块Series RLC Branch与并联RLC分支模块Parallel RLC Branch的参数设置方法如表1-1所示。 元件串联RLC分支并联RLC分支 类别电阻数值电感数值电容数值电阻数值电感数值电容数值单个电阻R0inf R inf0 单个电感0L inf inf L0 单个电容00C inf inf C广工数字逻辑实验八
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