基于FPGA的多功能波形信号发生器
基于FPGA的多功能波形信号发生器
张景伟，孙延光
武汉大学电子信息学院，武汉（430079）
E-mail：Zhangjingwei153223127@https://www.wendangku.net/doc/471265780.html,
摘要：该系统基于直接数字频率合成（Direct Digital Frequency Synthesis）技术，采用FPGA （EP1C6Q240C8）实现其原理，并结合MSC51单片机实现调幅功能，使用DAC0800与低通滤波器产生波型。该系统能产生0.5Hz—200kHz的正弦波，方波和三角波，可以实现扫频功能，步进为0.5HZ，可调幅和显示数据。电路结构简单，扩展性好，具有频率范围宽，频率分辨率高，相位连续等优点。
关键词：直接数字频率合成（DDS），MSC51，现场可编程门阵列（FPGA）
1. 引言
直接数字频率合成，即DDS是从相位概念出发直接合成所需波形的一种新的频率合成技术。以正弦波信号为例，利用DDS技术可以根据要求产生不同频率的正弦波，而且可以控制其初识相位和信号幅度，同样也可以利用DDS技术产生任意的波形。
[1].DDS电路一般包括系统时钟，相位累加器，相位调制器，ROM/RAM查找表，D/A 转换器和低通波器。输入的频率控制字（X）称为相位步进量，作为相位累加器的增量，输入的相位控制字通过相位调制器来设置正弦波的初识相位；系统时钟则对相位累加器，相位调制器和D/A转换器提供时序控制
相位累加器由N位全加器和N位累加寄存器级连而成，对频率控制字的2进制码进行累加运算，是典型的反馈电路。在每个系统时钟沿的控制下，N位加法器将频率控制字X与累加寄存器输出的相位数据相加，把相加后的结果再送至累加寄存器，累加寄存器中新的相位数据既反馈到加法器的输入断，以使加法器在下一个时钟周期中继续与频率控制字X相加，同时累加寄存器的高位数值将作为查找ROM/RAM表中取样数据的地址值。
ROM/RAM查找表中储存着一个完整周期的正弦波幅度信息，通过取得的采样地址值进行查表，从ROM/RAM表中输出相应的波形采样数据送入D/A转换器，DAC输出阶梯波形，再通过低通滤波器将波形数据转换成符合要求的模拟波形。
目前的FPGA 技术得到了极大的扩展, 资源容量和工作频率都有了很大的提高, 市场中XILINX 和ALTERA公司的FPGA 芯片都是很好的选择。而且其都支持主流的硬件编程语言VHDL 和VERILOG。在FPGA 中, 相位累加器和相位调制器都可通过加法器来实现。如果要实现对幅度的调制则可在正弦查找表后插入一个乘法器来实现。在用FPGA设计的过程中, 整个流程都采用系统时钟产生和控制, 所以其各个部分的时序和同步性需要认真对待, 还有考虑到加法器以及乘法器等对资源的使用情况, 进位链或流水线技术都可以考虑进行利用。
2. 方案的设计与论证
2.1 波形生成方案
采用直接数字频率合成（DDFS）技术产生波形。采用相位累加的方法控制频率,借助FPGA/CPLD集成相位累加器,74LS373以及总线,使用单片机控制幅度与显示,使用DAC0800与低通滤波器生成波形,并增加手写板功能输入任意波形。显然此方案设计的信号发生器不
仅频率范围宽(0.1Hz~200KHz 或更大),步进小(0.5Hz),有良好的人机控制界面,可以输出任意稳定的波形，而且集成程度高，成本低，性能相对稳定。
2.2 显示界面方案
采用字符式LCD 显示。它可以较清晰的显示英文提示和数字，同时结合光标，基本实现本设计的菜单式控制界面。但是在用户定义波形时，无法显示其波形。
2.3 存储器的选择方案
波形存储有三种方案：
FPGA/CPLD 中集成RAM 。FPGA （EP1C6Q240C ）内部含有120000个典型门资源，5980个逻辑单元，6个RAM 模块，92160BITRAM OR ROM 。其内部有充足的资源实现要求的DDS 频率。[3].且利用VERILOG 语言可方便的实现该方案。如图1：
图1 FPGA 内部做的双口RAM
2.4 频率控制
基于DDFS 理论，输出波形的频率与地址累加频率和控制字有关。输出波形频率计算公式为：[2]
20Adder_Length
*2*2
OSC K
f = (其中OSC 地址累加器的累加频率即外接晶振的频率，K 为频率控制字,即每次累加到相位累加器上的数据，Adder_Length 为所设计的相位累加器总长度)。相位 累加器的长度越大，输出频率的精度越高。其缺点在于，由于外部晶振的频率一般不会很大，否则对整个系统的高频干扰会很大，因而输出波形的最高频率不会很高，一般做到1M 到2M 。若采用8.388M 的外部晶振此时一个波形的点数为5到6个，要想滤波后的波形很好，波形表必须很大。其优点也是很明显的，首先频率控制很方便，在该系统中采用单片机和FPGA 相结合的方法，有单片机送出外部输入的频率，FPGA 收到后即可按照新的累加方式进行累加，其关键在于单片机和FPGA 之间的通信。最好采用静态线作为送数的控制线，同时以边沿作为送数的触发信号。其次，相位控制也容易实现，假设波形表为4096个点，相当于将360度的相位分成4096份，另外累加上不同的累加值则相当于输出的初相位被改变了。
2.5 模拟输出部分
考虑到信号的高频范围，不能使用低工作频率的DA ，（如DAC0832）而要使用高工作频率的DA ，DAC0800的工作频率将近10MHz ，远远超出了设计要求。为了能有效的滤除干扰
信号并且能平滑波形，采用二阶有源低通滤波器（LPF），在通频带范围内信号放大倍数稳定，在通带范围外能迅速衰减信号。如图2：
图2. 模拟输出
2.6 幅度调节控制
通过单片机控制DAC0800的基准电压。使用单征片机将输入的幅值通过DAC0832转化为电压值，再用此电压值做为DAC0800的基准电压，可以方便有效的控制幅值，只需要一次调好DAC0800与DAC0832的电压放大倍数即可。该方案不会受高频的限制。如图3：
图3. 幅度调节控制模块
2.7 数模转换
数模转换器有电压型和电流型两种，电流型的速度一般较电压型的要快，
但是后面需要加一级电流变电压的电路。考虑到最高频率达到1M，DAC0832无法满足要求，故采用电流型的DA转换器DAC0800，后一级采用宽带运放ua741，将电流转换成电压。
2.8 滤波电路设计
低通滤波器的作用有两个，一个是滤除电路中的高频干扰信号，（主要是DAC的杂波成分）另一个作用是平滑输出的波形，由其是高频的正弦信号。对滤波器的最重要的要求是它在通频带的增益保持定值不变。使用EWB5.0工具对设计电路仿真与调试，得到元件的理论值如下：如图4：
R1=3K?，R2=2K?，C=100pF，R3=10K?，R4=40K?
理论结果显示误差小于0.3dB。
实际电路中，因为元件的误差及焊接产生的误差不可确定，因而要把R3换成电位器，以调节在通带内的增益保持定值。
图4. 滤波器仿真电路
3. 结束语
本文介绍了通过FPGA实现DDS频率合成的一种方法。通过实验发现合理使用FPGA/CPLD，可以简化很多电路设计，而且性能稳定，系统集成化高，再加上软件仿真的方便快捷大大降低了开发成本。另一方面DDS频率合成是很多仪器设计的基础，通过这种软件设计的方法更有利于仪器指标的提高。
我们的设计也有一些缺陷，我觉得在制作高精度的系统，要用高精度的元件，而且电路布线最好先进行PCB仿真，尽量避免硬件上的问题。
参考文献
[1]杨丽等基于FPGA的多波形信号发生器
[2]余勇，郑小林等基于FPGA 的DDS信号发生器的设计和实现
[3]熊兴中等基于Verilog HDL的DDS相位累加器的一种优化设计
FPGA-based multifunctional wave form generator
zhang Jingwei，Sun Yanguang，Tian Hanqing
Wuhan University electronic information academy，Wuhan（430079）
Abstract
This system synthesizes based on the technology of direct digital frequency, uses CPLD (EPM7128SLC84-15) to realize its principle, and unifies the MSC51monolithic integrated circuit to realize the amplitude modulation function, uses DAC0800 and the low pass filter has the wave mode. This system can have the 0.5Hz~200kHz sine wave, the square-wave and the triangle wave, may realize sweeps the frequency function, stepenters is 0.5Hz, but amplitude modulation and demonstration data. Electric circuit structure simple, extension good, has the frequencyrange widely, the frequency resolution is high, the phase continuouslywaits for the merit.
Keywords：DDS Signal generating device，MSC51，FPGA/CPLD