当前位置：文档库 › XilinxFPGA引脚功能详细介绍

XilinxFPGA引脚功能详细介绍

Xi lin X F PGA 引脚功能详细介绍

注：技术交流用,希望对大家有所帮助。

I O_LXX Y _ # 用户10弓I脚

XX代表某个Bank内唯一得一对引脚，Y=［P|N ］代表对上升沿还就是下降沿敏感，# 代表ban k 号

2. I0_LXXY —Z Z Z_ #多功能引脚

Z ZZ代表在用户10得基本上添加一个或多个以下功能。

Dn:1/ 0（在r eadb a ck期间），在selectMAP或者BPI模式下，D ［1 5 :0］配置为数据口。在从Selec t MAP读反馈期间，如果RDWR_B= 1,则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚?

D 0_DIN_ M ISO_M I SO1: I,在并口模式（Sel ec tMAP/ B PI）下，D0 就是数据得最低位,在Bit —se r ial模式下，DI N就是信号数据得输入；在SPI模式下,MISO就是主输入或者从输出；在SPI*2或者S PI * 4模式下,M I SO 1就是S P I总线得第二位。

D1_MISO 2 ,D2_MIS O 3: I，在并口模式下，D1与D2就是数据总线得低位；在S PI * 4

模式下, MISO2 与MISO3 就是SPI 总线得MSBs.

A n :O, A : 25 :0］为

B PI模式得地址位。配置完成后，变为用户I/ O口。

A WAKE: O ,电源保存挂起模式得状态输出引脚。SU S P E ND就是一个专用引脚，A WA

K E就是一个多功能引脚。除非SUSPEND模式被使能，AWAK E被用作用户I / O。

M O SI _CSI_B_MI S O0:I/O,在SPI模式下，主输出或者从输入在Se l ectMAP模式下，CS I_B 就是一个低电平有效得片选信号；在SPI * 2或者S P I *4得模式下,M I SO 0就是S PI总线得第一位数据。

FCS_B:O,BPI flash 得片选信号.

FO E _B：O,B PI flash 得输出使能信号

FW E_ B : O , BP I f l a sh得写使用信号

LDC : O,BP I模式配置期间为低电平

HDC: 0 ,B PI 模式配置期间为高电平

CSO_B :O,在并口模式下，工具链片选信号。在SP I模式下，为SPI f ls ah片选信号。

I R DY 1/2, T R DY1 / 2:0，在PCI 设计中，以L og i C ORE IP 方式使用。

DO U T _B USY:O，在S e l ec tM A P模式下,B U SY 表示设备状态；在位串口模式下,DO UT提供配置数据流。

R D W R_B_VREF:I,在S elec t M AP模式下，这就是一个低电平有效得写使能信号；配置完成后，如果需要,R DW R_B可以在BANK 2中做为Vref.

HSWA P EN:I ,在配置之后与配置过程中,低电平使用上拉。

INIT _B:双向,开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟；在配

置过程中,低电平表示配置数据错误已经发生；配置完成后,可以用来指示POST_C RC 状

态。

S CPn：I,挂起控制引脚SCP［7: 0］，用于挂起多引脚唤醒特性?

C MPMOSI,CMPM I S O, CMPC L K : N/A,保留。

M0, M1 : I,配置模式选择。M 0 =并口（0）或者串口（1 ）,M仁主机（0）或者从机（1 ）。

CC LK :I/O, 配置时钟,主模式下输出,从模式下输入。

US E RCCL K :I,主模式下，可行用户配置时钟。

GCLK:I ,这些引脚连接到全局时钟缓存器,在不需要时钟得时候,这些引脚可以作为常

规用户引脚。

V R EF_＃:N/A, 这些就是输入临界电压引脚。当外部得临界电压不必要时

,她可以作为普通引脚。当做作bank 内参考电压时,所有得VRef 都必须被接上.

3. 多功能内存控制引脚

M# D Qn:I/O,bank# 内存控制数据线D[ 15:0]

M#LDQ S :I/O, b ank#内存控制器低数据选通脚

M# L DQSN:I/ O,b ank#中内存控制器低数据选通N

M#U DQ S:I/O,b a nk #内存控制器高数据选通脚

M# U D QSN :I/O,ban k#内存控制器高数据选通N

M#A n :O ,b ank#内存控制器地址线A[14 : 0]

M # BAn : O , ban k#内存控制b a nk地址B A[ 2:0]

M# LD M:O,ban k #内存控制器低位掩码

M#UD M :O, ba nk #内存控制器高位掩码

M #CL K:O,b an k#内存控制器时钟

M #C LKN:O,bank#内存控制器时钟，低电平有效

M#CASN : O ,bank#内存控制器低电平有效行地址选通

M# R A S N：O，ban k #内存控制器低电平有效列地址选通

M #O DT: O , b ank#内存控制器外部内存得终端信号控制

M#WE: O, bank#内存控制器写使能

M#C K E ：O, ba nk#内存控制器时钟使能

M #RESET:O , b ank#内存控制器复位

4. 专用引脚

DO N E_2:I/O,DONE 就是一个可选得带有内部上拉电阻得双向信号。作为输出，这个引脚说明配置过程已经完成;作为输入,配置为低电平可以延迟启动。

P ROGRA M_B _2:I，低电平异步复位逻辑。这个引脚有一个默认得弱上拉电阻。

S U S P END:I,电源保护挂起模式得高电平有效控制输入引脚.SUS PE ND就是一个专用引脚，而A W AKE就是一个复用引用。必须通过配置选项使能?如果挂起模式没有使用

，

这个引脚接地。

TCK:I ，JT A G 边界扫描时钟.

TDI:I ，JT A G 边界扫描数据输入。

T D O: O , J TAG边界扫描数据输出。

TM S: I,JTA G边界扫描模式选择

5. 保留引脚

NC:N/A ，

CM P CS_ B _2:I，保留，不接或者连V C C O_2

6. 其它

GND:

V BA T T: R A M内存备份电源。一旦V CCAUX应用了,V BA TT可以不接；如果K EY RA M没有使用，推荐把V B AT T接到VCCAUX或者GND,也可以不接。

V C C A UX :辅助电路电源引脚

VCCIN T :内部核心逻辑电源引脚

VC C O_# :输出驱动电源引脚

V FS: I,（LX4 5不可用）编程时,k e y E F US E电源供电引脚。当不编程时，这个引脚得电压应该限制在G ND到3、45V;当不使用k e y EFUS E时，推荐把该引脚连接到V C

C AUX或者G N D，悬空也可以。

R FU SE: I, （LX 45不可用）编程时,k ey EFU S E接地引脚?当不编程时或者不使用k ey EF U SE时,推荐把该引脚连接到V C C AUX或者G N D，然而也可以悬空。

7、G T P引脚

MGT A V C C :收发器混合信号电路电源引脚

M GTAV T TTX,M GT AVTTRX :发送，接收电路电源引脚

MGT A VT T RC A L :电阻校正电路电源引脚

MG T AVC C PL L 0,MGT AVCCPLL1:锁相环电源引脚

MGTREFCLK0/1P,MGTREFC L KO/ 1N:差分时钟正负引脚

MG T RR E F:内部校准终端得精密参考电阻引脚

M GTRXP : 1: 0L M GTRX N [1 : 0]:差分接收端口

MG T TXP[1 : 0],M G T T XN[1:0]:差分发送端口

1、Sp a r tan —6系列圭寸装概述

Sp a r t an-6系列具有低成本、省空间得封装形式，能使用户引脚密度最大化。所有S part a n —

6 L X器件之间得引脚分配就是兼容得，所有Sparta n -6 L X T器件之间得引脚分配

就是兼容得，但就是S p a rtan — 6 L X与Spartan — 6 L XT器件之间得引脚分配就是不兼容得。

表格1 S partan —6系列FP G A封装

2、Spartan- 6系列引脚分配及功能详述

Spart a n —6系列有自己得专用引脚，这些引脚就是不能作为S ele ct IO使用得,这些专用引脚包括：

专用配置引脚，表格2所示GTP高速串行收发器引脚，表格3所示

表格2Spar t an — 6 F P GA专用配置引脚

注意：只有L X75, L X 75T , L XI 00, L X10 0 T, L X1 5 0, a n d LX1 5 0T 器件才有VFS、V B ATT、R F USE引脚。

表格3 Sp a rtan —6器件GTP通道数目

注意：LX7 5 T在FG( G )4 8 4与CS (G) 484中封装4个GTP通道，而在F

G (G)6 7 6中封装了8个G TP通道;LX100T 在F G (G) 4 84与CS ( G) 484中封装4个GT P通道，而在FG(G)676 与FG(G ) 9 00中封装了8个GTP通道。

如表4,每一种型号、每一种封装得器件得可用10引脚数目不尽相同，例如对于L

X4 TQG 1 44器件，它总共有引脚1 44个,其中可作为单端I O引脚使用得IO个数为102 个，这1 0 2个单端引脚可作为5 1对差分IO使用，另外得3 2个引脚为电源或特殊功能如

配置引脚。

表格4Spartan6系列各型号封装可用得I O资源汇总

表格5引脚功能详述

在B it- s e rial 模式中，DIN 就是惟一得数据输入引脚在SPI 模式中,M I S O 就是主输入从输出引脚；

在SPI x2 or x4模式中,M I SO1就是SPI 总线得第二根数据

线；

在SelectMA P /BPI 模式中，D 1、D2就是配置数据线得低2 b it;在 SPIx 4 模式中，M I SO2与M IS O 3就是SP I 总线得数据线得

高 2bit

在B PI 模式中A 0-A2 5就是输出地址线，配置完成后它们可

作为普通IO 使用

挂起模式中得状态输岀引脚，如果没有使能挂起模式该

引脚可作为普通IO 引脚

在S P I 配置模式中得主输岀从输入引脚；

在Selec t MAP 模式中，C SI_B 就是低有效得 F la s h 片选信

号；

在S PI x2 or x4模式中，这就是最低数据线在BP I 模式中，BPI f lash 得片选信号

在BPI 模式中，BPI flash 得输出使能

在B P I 模式中,BPI flas h 写使能

在B PI 模式中，在配置阶段 LDC 保持低电平

在BPI 模式中，在配置阶段 H D C 保持低电平

在Se l ectMAP/BPI 模式中，菊花链片选信号；在SP I 模式中，就是SPI F la s h 得片选信号；

使用P CI 得I P C o re 时，它们作为I RDY 与T R DY 信号在S e l ect M AP 模式中,BUS Y 表示设备状态；

在Bi t — seria l 模式中，DOUT 输出数据给菊花链下游得设

备

在Select M A P 模式中，RD W R _B 就是低有效得写使能信号;

配置完成后，可当做普通IO 使用

DO_D IN_MI S

O_M IS 01

D1_M ISO 2,

D2_ M I S 03

An AW A K E

M OSI —

CSI_B_MIS0O

FC S _B

FOE_B

FWE — B LDC

H DC

CS O _B

IRDY1/2,

T RDY1/2

DOUT_B US Y

RDWR _B _V R

(during

readbac k)

Input

In pu t

Outpu

Output

I n pu t

O utput

O u t p

u t

O u t p

Outp u t O ut pu t

O utp u

O u t p

Ou t pu

Out p ut

I n pu