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四位十进同步可逆计数器

四位十进同步可逆计数器.

CLK接口接入由脉冲模块产生的脉冲，PL由主持人模块发出信号经过一个非门接入，控制计时开始，D/U’接高电平构成减法器，D0和D3接高电平D1和D2接低电平，E接地，输出Q0~Q3与4511的ABCD 相接4511的输出端Qa~Qg和LED数码管对应的接口相连接，LE接口由锁存模块提供经过一个或门接入控制锁存。

倒计时功能主要是利用74LS190计数芯片来实现，同时利用反馈和置数实现进制的转换，以适合分和秒的不同需要。由于该系统特殊的需要，到各计时器到零时，通过停止控制电路使计数器停止计数并用LED发出警报

74LS190 十进制减计时器

CD4511 是一片CMOS BCD—锁存/7 段译码/驱动器，用于驱动共阴极LED （数码管）显示器的BCD 码—七段码译码器。

编辑本段特点

具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS 电路能提供较大的拉电流。可直接驱动共阴LED数码管。

A0~A3：二进制数据输入端

/BI：输出消隐控制端

LE：数据锁定控制端

/LT：灯测试端

Ya~Yg：数据输出端

VDD：电源正

VSS：电源负

编辑本段推荐工作条件

电源电压范围：3V~18V

输入电压范围：0V~VDD

工作温度范围：M类-55℃~125℃E类-40℃~85℃

其中a b c d 为BCD 码输入，a为最低位。LT为灯测试端，加高电平时，显示器正常显示，加低电平时，显示器一直显示数码“8”，各笔段都被点亮，以检查显示器是否有故障。BI为消隐功能端，低电平时使所有笔段均消隐，正常显示时，B1端应加高电平。另外CD4511有拒绝伪码的特点，当输入数据越过十进制数9(1001)时，

显示字形也自行消隐。LE是锁存控制端，高电平时锁存，低电平时

CD4511和CD4518配合而成一位计数显示电路，若要多位计数，只需将计数器级联，每级输出接一只CD4511 和LED 数码管即可。所谓共阴LED 数码管是指7 段LED 的阴极是连在一起的，在应用中应接地。限流电阻要根据电源电压来选取，电源电压5V时可使用300Ω的限流电阻。

2.锁存功能

译码器的锁存电路由传输门和反相器组成,传输门的导通或截止由控制端LE的电平状态。当LE为“0”电平导通，TG2截止；当LE为“1”电平时，TG1截止，TG2导通，此时有锁存作用。如图3-3 （3）译码

CD4511译码用两级或非门担任，为了简化线路，先用二输入端与非门对输入数据B、C进行组合，得出

四项，然后将输入的数据A、D一起用

或非门译码。（4）消隐

BI为消隐功能端，该端施加某一电平后，迫使B端输出为低电平，字形消隐。消隐控制电路如图3-4所示。消隐输出J的电平为 J=

=（C+B）D+BI

如不考虑消隐BI项，便得J=（B+C）D

据上式，当输入BCD代码从1010---1111时，J端都为“1”电平，从而使显示

理(转载于https://www.wendangku.net/doc/4f18833460.html,/wzhhuihui)

2011-05-25 14:15

数码管显示原理

我们最常用的是七段式和八段式LED数码管，八段比七段多了一个小数点，其他的基本相同。所谓的八段就是指数码管里有八个小LED发光二极管，通过控制不同的LED的亮灭来显示出不同的字形。数码管又分为共阴极和共阳极两种类型，其实共阴极就是将八个LED 的阴极连在一起，让其接地，这样给任何一个LED的另一端高电平，它便能点亮。而共阳极就是将八个LED的阳极连在一起。其原理图如下。

其中引脚图的两个COM端连在一起，是公共端，共阴数码管要将其接地，共阳数码管将其接正5伏电源。一个八段数码管称为一位，多个

数码管并列在一起可构成多位数码管，它们的段选线（即

a,b,c,d,e,f,g,dp）连在一起，而各自的公共端称为位选线。显示时，都从段选线送入字符编码，而选中哪个位选线，那个数码管便会被点亮。数码管的8段，对应一个字节的8位，a对应最低位，dp对应最高位。所以如果想让数码管显示数字0，那么共阴数码管的字符编码为00111111，即0x3f；共阳数码管的字符编码为11000000，即0xc0。可以看出两个编码的各位正好相反。如下图。

共阳极的数码管0~f的段编码是这样的：

计数器的设计实验报告

计数器的设计实验报告篇一：计数器实验报告实验4 计数器及其应用一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。图5－ 9－1 CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－减计数 2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。图5－9－2是由CC40192利用进位

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点：在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。（2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。下图为三位二进制加法计数器的电路图。图1 三位二进制计数器图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能解：

基于QuartusII的同步计数器设计

基于QuartusII的同步计数器设计目录一、软件及语言概述二、实验设计三、学习感悟四、参考文献一、软件及语言概述 1.1软件介绍： Quartus II是Altera公司在21 世纪初推出的FPGA/CPLD开发环境，是Altera前一代FPGA/CPLD集成开发环境MAX+PLUS II的更新换代产品，其优点是功能强大、界面友好、使用便捷。它支持原理图、VHDL、VerilogHDL以及AHDL 等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II支持Altera的IP内核，包含了 LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性，加快了设计速度。此外，Quartus II通过和DSP Builder工具与Matlab/Simulink的相结合，可以方便的实现各种DSP应用系统；支持Altera 的片上可编程系统开发，集系统设计、嵌入式软件开发。可编程逻辑设计于一体，是一个综合性的开发平台。 Quartus II有严格的设计流程，分为设计输入与约束、分析和综合、布局布线、仿真及编程与配置等。本次仿真设计所用到的版本为Quartus II 9.0，其用户界面如下图所示： 1.2 Verilog HDL语言概述: Verilog HDL即Verilog硬件描述语言，它主要应用于数字电路和系统设计、数字电路和系统仿真等，即利用计算机和相关软件对用Verilog HDL等硬件语言建模的复杂数字逻辑电路设计进行仿真验证，再利用综合软件将设计的数字电路自动综合，以得到符合功能需求并且在相应的硬件电路结构上可以映射实现的数字逻辑网表，然后布局布线，根据网表和选定的实现器件工艺特性自动生成具体电路，同时软件生成选定器件的延时模型，经过仿真验证确定无误后写入器件中，最终实现电路设计。Verilog HDL语言不仅定义了语法而且对每个语法结构都定义了清晰的模拟、仿真语义。因此用这种语言编写的模型能够使用Verilog仿真

100进制同步计数器设计

实验名称：100进制同步计数器设计专业班级：姓名：学号：实验日期：一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示；二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端；三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1

Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component;

可编程可逆计数器

自动化专业电子课程设计报告题目：可编程可逆计数器设计姓名王振学号0808020231 指导教师：廖晓纬评阅成绩等次：电气信息工程系 2010-2011 第二学期

摘要：本课程设计是基于Altera公司开发的QuartusⅡ软件进行的设计，利用QuartusⅡ设计软件的元件库所提供的集成器件来实现任意进制计数器的设计，此软件是学习EDA（电子设计自动化）技术的重要软件。其中硬件使用高性价比的FPGA／CPLD（元件可编程逻辑闸阵列/复杂可编程逻辑器件）器件，软件利用VHDL（超高速集成电路硬件描述语言）语言，计数器电路的功能取决于硬件描述语言对设计对象建模的描述，经过精心调试使可编程器件的芯片利用效率达到最优，较之以往的数字电路设计和单片机功能设计具有灵活简便的优势，特别是在对复杂计数器设计，可大大减少调试时间，优化系统设计。关键词：EDA；任意进制计数器；QuartusⅡ；VHDL

目录前言 (3) 一、设计的任务与要求 (4) 1.1 设计任务 (4) 1.2 设计要求 (4) 二、总体设计和系统框图 (4) 2.1计数器方案 (4) 2.2 数码管驱动显示方案 (4) 2.3 N进制设定设计方案 (5) 2.4电路系统总体设计 (5) 三、硬件设计 (6) 3.1计数器部分设计硬件连接方式 (6) 3.2 驱动译码部分设计 (7) 3.3进制输入部分设计 (7) 3.4整体电路部分 (7) 四、软件设计（系统仿真） (9) 4．1程序工作流程图 (9) 4.2 仿真步骤及结果 (10) 五、设计结果分析 (12) 5.1 系统能实现的功能 (12) 5.2 系统所选用软件及芯片型号 (12) 六、设计总结和体会 (12) 6.1设计总结 (12) 6.2设计的收获及体会 (12) 6.3 设计的完善 (13) 致谢 (13) 参考文献 (13) 程序代码 (14)

数字电路实验计数器的设计

数字电路与逻辑设计实验报告实验七计数器的设计：黄文轩学号：17310031 班级：光电一班

一、实验目的熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级触发器从1变化到0都使得后一级触发器反转，即引发进位操作。画出由J-K触发器组成的异步计数器电路如下图所示：

使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，以及时钟信号。：可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。

因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。画出由J-K触发器和门电路组成的同步计数器电路如下图所示使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：

红外可逆计数器设计

《光电子技术》课程设计课题名称：红外可逆计数器设计指导老师：曾维友

一、课题名称：红外可逆计数器设计二、设计任务：设计一个红外可逆计数器，要求： 1、当一物体沿某一方向经过计数器时，计数器进行加一计数；而物体沿反方向经过计数器时，计数器进行减计数； 2、用数码管显示当前的计数值，最大计数值为1000； 3、设计方案经济、实用、可靠。三、设计方案：方案（1）：红外发射管 + 一体化按收头：适用于发射管与接收管距离较大的情形方案（2）：槽型光电开关：适用于发射管与接收管距离较小的情形方波发生器 TSOP34838 38KHz 单片机系统显示模块单片机系统显示模块 Vcc

四、方案选择由以上两种方案的设计框图可以看出：两种方案的唯一不同之处在于光电发射和接收装置，方案一釆用的是红外发射管加上一体化接收头，适用于发射管与接收管距离较大的情形，而且为了防止误动作，在光电发射部分加入了方波调制电路，因而具有较好的抗干扰能力；而方案二的电路比较简单，只用了一个槽型光电开关，外加两个限流电阻和一个反相器，这种电路适用于发射管与接收管距离较小的情形。考虑到越来越多的流水线上的产品和各种公共场所需要进行自动计数，而在这种情形下发射管与接收管距离一般都比较较大，加之方案一有较强的抗干扰能力。综合以上考虑，我们选择了方案一。五、模块设计 1、方波发生电路方波发生器的组成方式很多，可以用集成运放构成，可以用一些定时芯片构成，也可以用一些数字门电路构成。由于在数电课程中，我们已经学习了用555定时器构成的方波发生器，对此比较熟悉，电路也比较简单，而且性能良好，因此我们选择了用NE555构成的方波发生器。电路如下：

实验九-可逆计数器的功能测试及应用电路

实验九可逆计数器的功能测试及应用电路实验目的：（1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。（2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。实验仪器与器件：实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。实验内容： 1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下：表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。它的有效状态为0000~1001. 实验电路：如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1； MIN

实验现象与结果：该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的波形图；该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图

需要说明的是：当CTEN= D L=1时，电路保持原来的状态。 2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。画出测试电路图。实验原理：双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。表2-9-3双时钟74LS192同步十进制可逆计数器的功能表输入输出工作状态 U CP UP D CP DOW N CLR D L DCBA A B C D Q Q Q Q U TC D TC ＊＊H H ＊＊＊＊0000 H H 异步清零＊＊L L 1001 1001 H H 异步置数 H ↑L H ＊＊＊＊1001→ 0001→ 0000H H H L 减法计数 ↑H L H ＊＊＊＊0000→ 1000→ 1001H L H H 加法计数双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。

十进制可逆加减计数器

时序电路逻辑设计实验人：周铮班级：中法1202班学号：U201215676 一实验目的 1.掌握用SSI实现简单组合逻辑电路的方法。 2.掌握简单数字电路的安装与测试技术。 3.熟悉使用Verilog HDL描述组合逻辑电路的方法，以及EDA仿真技术。二实验器件计算机，可编程实验板三实验内容十进制加减可逆计数器设计功能要求：拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—...9—8—7—...0—1...的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—...9——0—1...的模十加计数结果；当SW0为LOW时，计数器实现模十减计数功能，即4个七段数码管上几乎同步显示9—8—7—...—1—0— (9) —8—7…的模十减计数结果。四实验设计 1.原理设计脉冲发生电路采用555定时器组成的多谐振荡器振荡产生周期为1s的矩形脉冲，从而为计数器提供触发信号。其中，可以通过R1，R2，C来控制充放电的时间。加/减计数控制电路主要由74LS138构成。74LS138芯片是常用的3-8线译码器，常用在单片机和数字电路的译码电路中，74LS138的引脚排列及真值表如图

计数单元电路主要由十进制计数器74LS192构成。74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列图如图功能表如图 2.模拟仿真用Verilog HDL语言设计二通道数据选择器实验程序如下： ①实验代码 module a( input clk,

同步计数器的设计实验报告文档

2020 同步计数器的设计实验报告文档 Contract Template

同步计数器的设计实验报告文档前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解本文内容如下：【下载该文档后使用Word打开】同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。二、实验仪器及器件三、实验预习 1、复习时序逻辑电路设计方法。 ⑴逻辑抽象，得出电路的状态转换图或状态转换表 ①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结

果作输出逻辑变量。 ②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。 ③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。 ⑵状态化简 ①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。 ②合并等价状态，使电路的状态数最少。 ⑶状态分配 ①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n ②给每个电路状态规定对应的触发器状态组合。 ⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程 ①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。 ②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。 ⑸根据得到的方程式画出逻辑图 ⑹检查设计的电路能否自启动 ①电路开始工作时通过预置数将电路设置成有效状态的一种。 ②通过修改逻辑设计加以解决。

同步计数器的相关例子

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一、用触发器设计同步加法计数器（2）状态分配，列状态转换编码表。 (1）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。 S 0 S 1 S 2 S 3 S 4 例：设计一个同步5进制加法计数器次态卡诺图（3）选择触发器。选用JK 触发器确定选用多个JK 触发器：共5种状态，所以状态变量的个数n 满足2n ≥5 ＝> n=3 共需要3个触发器Q 2Q 1Q 0使用同一个CP （4）求各触发器的驱动方程和进位输出方程。列出JK 触发器的驱动表，画出电路的次态卡诺图。 Q Q 10 n n 2 Q n 10 00 01000 × × × Q n Q n+1 Q n+1 =Q 2n+1Q 1n+1Q 0n+1 1110 001010100011

Q n 1Q 0 n 2 Q n 10J 200× × × × Q n n Q 10 2=J 000111101 0n Q 12 n Q Q n 0 2K ×× × K =20010110101 ××××1 1 Q Q 10n n 2 Q n 1 0001111000100 × × × 根据次态卡诺图和JK 触发器的驱动表可得各触发器的驱动卡诺图： Q 2n+1 Q Q 10 n n 2 Q n 1 00001111001010 × × × n Q 112 n Q Q n 0 1J 0× × × n Q 0J =10010110101 011000× × 2 1× 1n 0× Q Q 1n Q 00n 1K 11×0 ×××0 n =Q 1K n Q 12 n Q Q n 0 0J × × × 0010110101 011000 × × 2 1× 1n × Q Q 1n Q 0 n 0K 11110 ××× ×12 n =Q 0J K 0=1 Q Q 10n n 2 Q n 1 000 01111010010 × × × Q 1 n+1 Q 0n+1

实验六同步计数器的设计

实验六同步计数器的设计一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。二、实验仪器及器件仪器及器件名称型号数量数字电路实验箱DS99-1A 1 数字万用表DY2106 1 双踪示波器CS-4135 1 器件74LS73X2 2 74LS32X2 1 74LS08X2 2 四、实验原理 1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。双向计数器-----可增可减，由控制端来决定。五、实验内容 1．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：图4 12进制计数器状态转换图 2.考虑增加一个控制变量D，当D=0时，计数器按内容一方式（顺时针）运行，当D=1时，无论计数器当前处于什么状态，计数器按内容一的反方向（逆时针）运行。本题为附加内容，因接线复杂可用模拟软件测试结果。六、实验报告 1.写出详细的设计过程。 (1)根据实验要求可以的该特殊十二进制计数器状态转换图。

(2)确定电路所需触发器数目:有效状态为m=12，求所需触发器数目n 。由2n ≥m=12，可得n=4。 (3)画出次态卡诺图 (4)求出每个触发器的状态方程 (5)求各触发器的驱动方程根据n n n Q K Q J Q +=+1，得到以下J 、K 的逻辑表达式：

(6)仿真图如下：显示管显示的顺序符合十二进制的要求 2.画出CP及各输出端的波形图，要画好他们之间的相位关系。 (1)通过状态图画得CLK、Q0、Q1、Q2、Q3的波形图如下： (2)仿真得到波形图如下：

停车场计数器的设计..

电子课程设计 ——停车场计数器学院:太原科技大学华科学院专业：电气工程及其自动化班级：电气122202H班姓名：白健学号：201222050201 指导老师：黄庆彩 2014年12月

目录一、设计任务与要求 (1) 二、总体框图 (2) 三、选择器件 (3) 四、功能模块 (14) 五、总电路图 (19) 心得 (20) 参考文献 (20)

停车场计数器一、设计任务与要求 1.1 设计目的：（1）掌握可任意预置的定时显示报警系统的构成、原理与设计方法；（2）熟悉集成电路的使用方法。 1.2 基本要求：（1）能够预置初始车位数，能够显示空余车位，从0-999；（2）在出口处里、外分别安装两个传感器（比如红外传感器）A、B，每当有车辆进入时将顺序经过A、B，每当有车辆出去时将顺序经过B、A，设计电路能够区分此车辆进入还是出去。（3）进入车辆，空余车位数减1；车辆离去，空余车位数加1。二、总体框图

设计思路我设计的停车场电子车位计数器电路主要有四大部分，即车位空位数计数部分、译码部分、显示部分和提示灯提示部分。进出的每辆车都会触发门口的红外遥感，给计数器一个脉冲信号，使计数器进行加减计数，由显示部分将所剩余的车位数显示出来，提示灯部分提示是否有空余的车位。（一）计数部分：用三个可逆计数器74LS192联级组成100进制可逆计数电路，预置最大值999；（二）译码部分：用七段式译码器74LS48将8421BCD码转化为共阴极七段数码管需要的逻辑状态二进制代码；（三）显示部分：采用共阴极七段式显示器，将二进制码以十进制的形式显示出来；（四）提示灯部分：由555定时器组成的单稳态触发器驱动灯泡发光，提示空车位数为0。三、选择器件

实验九可逆计数器的功能测试及应用电路

实验现象与结果：该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的波形图；该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图

EDA实验报告-实验3计数器电路设计

暨南大学本科实验报告专用纸课程名称 EDA实验成绩评定实验项目名称计数器电路设计指导教师郭江陵实验项目编号 03 实验项目类型验证实验地点 B305 学院电气信息学院系专业物联网工程组号： A6 一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为； EDAPRO/240H实验仪主板的VCCIO 跳线器组中“”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为。请参考前面第二章中关于“电源模块”的说明。二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利三、实验原理时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。六、设计框图首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）

实验十一同步计数器的逻辑功能测试及应用

实验十一计数器74LS161的逻辑功能测试及应用一、实验目的 1、熟悉集成计数器触的逻辑功能和各控制端作用。 2、掌握集成计数器逻辑功能测试方法。 3、掌握计数器使用方法。二、实验设备与器件 1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。 2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。三、实训器件说明 1、 74LS161集成同步计数器 74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图11.1所示为74LS161的管脚图和逻辑功能示意图。图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出 Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。 74LS161的逻辑功能如表6.9所示。表中各控制输入端按优先级从高到低的次序排列，依次为CR、LD、CTp和CTt，其中CR优先级最高。计数输出Q3为最高位，Qo为最低位。输入输出 CR LD CTp CTt CP D3 D2 D1 Do Q3 Q2 Q1 Qo 0 ××××××××0 0 0 0 1 0 ××↑D3 D 2 D1 D0 D 3 D2 D1 D0 1 1 0 ××××××保持 1 1 ×0 ×××××保持 1 1 1 1 ↑××××二进制加法计数

数电实验报告可逆计数器

实验报告实验九可逆计数器的功能测试及应用电路 2.9.1 实验目的 1.掌握可逆计数器74LS190、74LS191、74LS192、74LS193的逻辑功能及使用方法。 2.熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 2.9.2 实验仪器与器件实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。74LS190、74LS192、74LS247或74HC48、74LS00和74LS04. 2.9.3 实验原理 1. 4位十进制同步加减法计数器对于74LS190，D、C、B、A为并行数据输入端；Q D Q C Q B Q A为并行数据输出端；U/D为加减控制信号输入端，当加减控制信号U/D=0时做加法计数；而当加减控制信号U/D=1时做减法计数；CLK为单时钟脉冲输入端；MAX/MIN为最大/最小输出端，也称为进位/错位信号输出端；L D为预置数控制端，低电平有效；CTEN为使能端，进行状态控制，低电平有效；RCO为脉冲时钟。 2. 4位二进制同步加减法计数器对于74LS192，D、C、B、A为并行数据输入端；Q3Q2Q1Q0为并行数据输出端；CP U为加法计数脉冲输入端；CP D为减法计数脉冲输入端；CLR为异步置零端，高电平有效；TC D为借位信号输出端；TC U为进位信号输出端；L D为异步预置数控制端，低电平有效。 2.9.4 实验内容 1.测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致。分别画出各单元的电路图，写出各自的状态转换图。

加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—0000 减法计数：1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—1010—1011—1100—1101—1110—1111—0000 减法计数：1111—1110—1101—1100—1011—1010—1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 2.测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3一致。画出电路图。进行加法计数：

可逆计数器的设计

EDA设计基础实验课程论文题目可逆计数器的设计学院电子工程学院专业班级通信081班学生姓名王力宏指导教师大力会 2013年6月12日

摘要本设计介绍了Verilog-HDL语言在可逆计数器的具体应用,给出了仿真波形并下载到FPGA开发板上实际验证。说明了实现电子电路的自动化设计(EDA)过程和EDA技术在现代数字系统中的重要地位及作用. 关键词：Verilog-HDL EDA FPGA开发板仿真

Abstract This design describes the Verilog-HDL language in reversible counter the specific application, the simulation waveforms downloaded to the FPGA development board and the actual verification. Illustrates the realization of electronic circuit design automation (EDA) process and EDA technology in the modern digital systems in an important position and role. Keywords: State Machine Verilog-HDL EDA FPGA development board Simulation

目录摘要.................................................................... I Abstract.................................................................. I 第1章绪论. (2) 1.1 概述 (2) 1.1.2 EDA的发展趋势 (2) 1.2 硬件描述语言 (3) 1.3 FPGA介绍 (4) 第2章可逆计数器设计的基本理论 (6) 2.1 设计原理 (6) 2.2 电路设计系统仿真 (6) 2.2.1 编辑文件 (6) 2.3.2 创建工程 (6) 2.3.2 仿真 (7) 第3章系统的仿真结果 (9) 3.1 编译成功 (9) 3.2 波形图 (10) 3.3 原理图 (11) 第4章心得体会 (12) 结论 (13) 参考文献 (14) 附录1 (15) 致谢 (17)

设计任意进制计数器

设计任意进制计数器一、实验目的掌握中规模集成计数器的使用方法及功能测试方法。二、实验内容及要求采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。三、设计过程 74LS192是中规模同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列如图所示。74LS192（CC40192）的功能如下表所示。 1234A B C D 4 3 2 1 D C B A 161514131211109 Vcc D CR BO CO LD D D D Q Q CP CP Q Q GND 12345678 D 1 1 023 3 u2 74LS192 CR：清除端CP u：加计数端 LD ：置数端CP D：减计数端 CO ：非同步进位输出端 BO ：非同步借位输出端 D3、D2、D1、D0：数据输入端 Q3、Q2、Q1、Q0：输出端 74LS192引脚排列图表74LS192（CC40192）的功能输入端输出端功能 CR LD CP u CP D D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 ×××××××00 0 0 清零 0 0 ×× d c b a d c b a 置数 0 1 ↑ 1 ××××0000~1001加计数1001时CO=0 0 1 1 ↑××××1001~0000减计数0000时BO=0 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）

实验九计数器的设计

实验九计数器的设计实验目的熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。一、二、实验仪器及器件 1、 2、试验箱，万用表，示波器 3、 4、74LS73, 74LS00，74LS08，74LS20 三、四、实验原理（1）74LS194——移位寄存器芯片74LS194是一种移位寄存器，具有左移、右移，并行送数、保持和清除五项功能。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出。

（2）双J-K 触发器 74LS73 74LS73 是一种双J-K 触发器（下降沿触发），它只有在时钟脉冲的状态发生变化是，发生在时钟脉冲的下降沿。并且只有在下降沿的转换瞬间才对输入做出响应。本实验采用集成J-K 触发器74LS73构成时序电路。表达式：Q n+1=J （Q n ）＇+K ＇Q n 1、K 触发器设计16进制异步计数器，用逻辑分析仪分析观察CP 和各输出波形 Cr S 1 S 0 工作状态 0 1 1 1 1 X 0 0 1 1 X 0 1 0 1 置零保持右移左移并行送数 M D D D CP G Vcc D D Q Q Q Q M C D 74LS194 引脚图 74LS73 引脚图

步骤二：选择门电路：我认为可以用四个74LS93，来实现这一功能，所有的Ｊ，Ｋ都接入高电平，此时表达式变从而四级ＪＫ触发器就会有四级分频。同时由于要求异步计数器所以，把上一级的输出接入下一级的输入，实现异步计数器，相应的由于分频的原因，Ｑ０，Ｑ１，Ｑ２，Ｑ３的频率逐次减少为上一级一半，从而实现十六进制。步骤三：列出理论的波形图片：步骤四：用proteus仿真步骤五：用逻辑分析仪观察波形 1、 2、用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察 CP和各输出的波形

同步计数器和异步计数器比较

一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是A。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到D进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是C。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为D的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存B位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6．五个D触发器构成环形计数器，其计数长度为A。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者B。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要B个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用B级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500 13．某移位寄存器的时钟脉冲频率为100K H Z，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。