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在ISE下分析和约束时序

1.在ISE下分析和约束时序

3.1ISE的时序约束工具入门

像TimeQuest一样，ISE软件工具也有自己的时序约束及分析工具。ISE界面的processes当中，有一个user constraints列表，其中的Creat Timing Constrain 可以提供用户添加指定的时序约束。

ISE使用的时序约束信息跟其他的物理约束，电气约束等信息全部都放置在后缀名为ucf（user constrain file）的文件中，在使用图形化界面编辑约束后，用户还可以直接编辑UCF文件对时序等要求进行修改。

此外，PlanAhead Post synthesis工具在提供管脚，区域约束等功能之外，也提供了时序约束及分析的功能。所以设计者在约束设计时序时可以有多种方法。

使用Creat Timing Constrain时界面的约束类型部分如下图所示：

图ISE时序约束类型

从图中我们看到，这个工具对于时序约束的理解与altera的一致，需要约束时钟，输入输出信号，以及指定一些时序例外，也有将约束组成Group的功能。Xilinx公司对于其FPGA约束的名称与altera略有不同，但含义一样。分别是Period constrain（时钟周期约束），OFFSET constrain（输入输出偏移约束），以及FROM TO constrain，当然也有multi-cycle constrain等。

双击unconstrained clks窗口的clk项，出现的以下对话框可以对设计的时钟信息进行指定。

图ISE下约束时钟界面

这个界面可以设置时钟的周期，占空比，以及初始边沿是上升沿还是下降沿。或者如果这个时钟是从其他指定的时钟生成的，也可以指定生成的关系从而软件自己计算生成时钟的信息。unconstrained clks窗口将设计中没有约束的时钟列出来，在对每个时钟一一指定之后，窗口内容逐一消失。而其上方另一个窗口将显示约束的具体信息，并且也可从中选择一条约束进行逐一修改。

约束类型菜单下的Inputs 选中双击后，会出现如下图所示的对话框，指定了输入偏移约束的类型之后，选择next。这里的OFFSET IN 的类型包括，输入信号是源同步还是系统同步（时钟的来源不同），是单边沿触发还是双边沿触发的信号，以及有效边沿类型。通常在设计中，若非特殊的DDR数据，或者使用了外部随路时钟，就选择SDR以及系统同步即可。

图指定输入偏移约束的类型

指定了偏移约束类型后选择next会出现下图所示页面，在这个页面中可以约束输入信号的时序。

图OFFSET IN 约束设置页面

在这个页面中，左上角表明了系统中使用的时钟的信息。若有多个时钟，则可以选择输入信号建立相关的时钟。在Input pad timegroup/net中，可以选择要

指定约束的目标端口。若没有对信号合并分组，就选择input pad net，然后选择需要约束的输入管脚即可。画红色*号的必须指定的地方，会有External setup time，此即为需要设置的offset in 约束。通过计算外部器件输出时序以及电路板上延时之后，设计者可以在此指定一个值，表示的是输入端口信号建立时间与时钟信号有效边沿的延时。

仿照上面OFFSET IN的设置，读者可以设置OFFSET OUT的约束。它约束的是输出端口信号与参考时钟有效边沿之间的延时关系。其数值需要查阅下一级芯片输入数据时钟的建立关系及电路板上时钟，信号线延时关系计算获得。

约束了设计中使用的时钟，同时约束了输入输出端口的时序之后，整个设计的约束就是完整的。但完整的约束不一定是正确的，过于严格的约束会挤占布局布线的资源从而造成无法进行最优布线。所以还需要对一些不必要的，过于严格的约束进行时序例外的声明。这些读者可以通过尝试软件工具及阅读软件用户手册来学习。

保存了设置的时序后，在工程目录下的Ucf文件将进行更新，最新设置的时序结果将以文本形式体现在ucf文件中，例如以下字段：

#Created by Constraints Editor (xc5vsx50t-ff1136-3) - 2011/09/04

NET "clk" TNM_NET = clk;

TIMESPEC TS_clk = PERIOD "clk" 20 ns HIGH 50%;

NET "bu" OFFSET = IN 2 ns VALID 20 ns BEFORE "clk" RISING;

这些不仅包括了时序约束，还以注释的形式将约束生成的日期以及针对的器件型号列出了。设计者甚至可以通过编辑修改这里的文本来快速修改时序约束。

生成的ucf已经是在工程下了。添加了约束后XST工具不需要重新运行，但是Implement Design下每一步都需要重新执行。重新执行时，便是在我们设置的约束下进行映射及布局布线了。

下面是PlanAhead Post synthesis工具启动后设置时序约束的页面。

图PlanAhead Post synthesis工具下的时序约束界面从上图可以看出这里的时序约束包括了Clk period，Pad-clk offset，path delay，Time group，False path以及off chip delay等项。双击其中的任何一项可以出现下

图所示的对话框：

图设置新的时序约束对话框

这个对话框列出了所有能够设置的时序约束，这里的约束设置比Creat Timing Constrain工具更加简洁，如图中所示，在选择了Input pad to clk offset 之后，右边出来的界面中，选择data arrival为Before clock，时钟选择的clk为系统时钟，有效边沿选择上升沿，勾选Delay value，设置为2ns。Pad net勾选后可以选择需要设置的端口名称。这样的设置与前文所述的Creat Timing Constrain工具约束输入端口时序是一致的。可见这个工具会更加简洁。

3.2ISE下查看时序结果

查看时序报告时，在ISE工具下也有多种方式。比如，在ISE工具下可以选择Timing，然后在出现的对话框选择run analysis。会出现下图所示界面。在这个界面中可以选择需要分析的pad，net或者是寄存器（Flip-Flop）。这样工具会给出你选择的路径的时序分析报告。

图Run Timing Analysis对话框

或者不选择分析的具体内容，而是直接在tools下选择Timing Analyzer，或者是在Place&Route下选择Generate post-Place&Route Static Timing下面的Analyze post-Place&Route Static Timing，都会出现一个以工程头文件命名的后缀为twx的一个报告框，这里面将包含设计的时序信息。

其中Timing summary下会有诸如以下的英文：

Timing summary:

---------------

Timing errors: 0 Score: 0 (Setup/Max: 0, Hold: 0)

Constraints cover xxx paths, xx nets, and xx connections

Design statistics:

Minimum period: xxx ns{1} (Maximum frequency: xxx MHz) 从这个报告一眼可以看出是否会存在时序错误，以及错误路径数量。还包括时序约束信息覆盖的路径，网络以及连接关系，最后是最小周期，同时计算出该设计最高能够正确运行的频率。

在Timing constraints下，能够看到设计的一些时序约束信息，并且给每一条约束进行对应的分析，给出报告看是否能够满足约束。

典型摘录下来的一段如下：

Paths for end point cnt_21 , 20 paths

--------------------------------------------------------------------------------

Slack (setup path): ns (requirement - (data path - clock path skew + uncertainty))

Source: cnt_0 (FF)

Destination: cnt_21 (FF)

Requirement:

Data Path Delay: (Levels of Logic = 6)

Clock Path Skew: -

Source Clock: clk_BUFGP rising at

Destination Clock: clk_BUFGP rising at

Clock Uncertainty:

Clock Uncertainty: ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE

Total System Jitter (TSJ):

Total Input Jitter (TIJ):

Discrete Jitter (DJ):

Phase Error (PE):

Maximum Data Path: cnt_0 to cnt_21

Location Delay type Delay(ns) Physical Resource

Logical Resource(s) ------------------------------------------------- -------------------

Tcko cnt<3>

cnt_0

net (fanout=1) cnt<0>

Topcya cnt<3>

Mcount_cnt_lut<0>_INV_0

Mcount_cnt_cy<3> net (fanout=1) Mcount_cnt_cy<3>

Tbyp cnt<7>

Mcount_cnt_cy<7> net (fanout=1) Mcount_cnt_cy<7>

Tbyp cnt<11>

Mcount_cnt_cy<11> net (fanout=1) Mcount_cnt_cy<11>

Tbyp cnt<15>

Mcount_cnt_cy<15> net (fanout=1) Mcount_cnt_cy<15>

Tbyp cnt<19>

Mcount_cnt_cy<19> net (fanout=1) Mcount_cnt_cy<19>

Tcinck cnt<22>

Mcount_cnt_xor<22>

cnt_21 ------------------------------------------------- ---------------------------

Total logic, route)

% logic, % route)

该报告分析了从cnt_0到cnt_21的路径中延时最大的一条。列出了数据传递路径上的每一步通过的逻辑单元的延时，最后计算出数据路径总的延时，然后给出时钟路径的间隙，按照公式：

Slack (setup path): (requirement - (data path - clock path skew + uncertainty))

计算出该路径的建立时间裕度。该报告甚至还给出了时钟不确定性的统计公式。裕度（slack）为正值表明时序没有违例。

分析报告会按照时序约束一一对应给出分析结果。如果存在不满足的约束，就会在对应的约束上画上红色的叉，并且将出错约束的路径里面slack最优的路径和最差的路径快捷列出，方便设计者查看。如下图所示，即为约束不能满足时的报告。

图时序约束不满足时的报告

我们注意到，在时序报告中存在大量蓝色的带下划线的字体，他们都是时序分析路径上部件或者路径的快速链接。双击或者在右击他们出现的对话框中选择show in FPGA Editor，如果FPGA Editor工具开启，将自动链接到FPGA Editor 工具下显示对应的逻辑单元或者路径，并且将其标红，设计者可以在FPGA Editor 下查看该路径的布线情况，及在FPGA内部的位置。如下图所示：

图FPGA Editor将时序报告的路径标红显示如果精通FPGA Editor工具，还可以对路径进行手动修改。

当然，ISE的时序约束以及分析工具还远不止本书中的内容，而且这些功能在随着软件改版飞速改进。设计者在学习了第一节中时序分析原理之后，就能够对各种时序分析工具有一定的预期。在需要使用这些工具时，还需要不断地查找help以及Xilinx的User Guide文档，一边用一边学。

对比两家公司的时序约束和分析工具，作者觉得目前Altera的TimeQuest 工具功能更加集中，且界面对用户更加友好容易上手；而Xilinx的版本下约束时序的工具则显得较为杂乱，但两者的时序分析报告都非常详尽，并且两家公司的时序分析工具仍然处于快速改进当中，这也间接说明了时序分析在未来FPGA设计中的重要性。

时序分析基础与时钟约束实例1

时序分析基础与时钟约束实例（1）文中实例配套SF-CY3开发套件。更多内容请参考《SF-CY3 FPGA套件开发指南》。何谓静态时序分析（STA，Static Timing Analysis）？首先，设计者应该对FPGA内部的工作方式有一些认识。FPGA的内部结构其实就好比一块PCB板，FPGA的逻辑阵列就好比PCB板上的一些分立元器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连线将相关的逻辑节点导通。PCB板上的信号通过任何一个元器件都会产生一定的延时，FPGA的信号通过逻辑门传输也会产生延时。PCB的信号走线有延时，FPGA的信号走线也有延时。这就带来了一系列问题，一个信号从FPGA的一端输入，经过一定的逻辑处理后从FPGA的另一端输出，这期间会产生多大的延时呢？有多个总线信号从FPGA的一端输入，这条总线的各个信号经过逻辑处理后从FPGA 的另一端输出，这条总线的各个信号的延时一致吗？之所以关心这些问题，是因为过长的延时或者一条总线多个信号传输时间的不一致，不仅会影响FPGA本身的性能，而且也会给FPGA之外的电路或者系统带来诸多问题。言归正传吧，之所以引进静态时序分析的理论也正是基于上述的一些思考。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。系统要求这个信号在FPGA内部的延时不能超过15ns，而开发工具在执行过程中找到了如图所示的一些可能的布局布线方式。那么，怎样的布局布线能够达到系统的要求呢？仔细分析一番，发现所有路径的延时可能为14ns、15ns、16ns、17ns、18ns，有两条路径能够满足要求，那么最后的布局布线就会选择满足要求的两条路径之一。静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，即有约束才会有分析。若设计者不添加时序约束，那么时序分析就无从谈起。特权同学常常碰见一些初学者在遇到问题时不问青红皂白就认为是时序问题，实际上只有在添加了时序约束后，系统的时序问题才有可能暴露出来。下面我们再来看一个例子，我们假设有4个输入信号，经过FPGA内部一些逻辑处理后输出。FPGA内部的布线资源有快有慢之分，好比国道和高速公路。通过高速通道所需要的路径延时假设为3ns-7ns，但只有两条可用；而通过慢速通道的路径延时则>10ns。

TimeQuest快速入门

TimeQuest快速入门简介本教程介绍用TimeQuest Analyzer进行时序约束和静态时序分析的必要步骤。所用示例文件在\qdesigns\fir_filter文件夹下。 TimeQuest约束步骤下面的步骤描述了用TimeQuest对设计进行时序约束的步骤，每一步操作包含GUI和Command-line的操作方法。第1步：在QuartusII中打开&建立工程启动QuartusII软件，在\qdesigns\fir_filter文件夹下打开工程compile_fir_filter.qpf。第2步：设置TimeQuest Analyzer 默认状态下，QuartusII使用Classic Timing Analyzer作为默认的时序分析工具。需要在QuatusII中进行如下设置将TimeQuest Analyzer设为当前工程的时序分析器。在【Assignment】菜单下单击【Settings】，在【Category】列表中展开【Timing Analysis Processing】，选择【Use TimeQuest Analyzer during compilation】，然后点击【OK】即可。第3步：进行初始的编译在将时序约束应用到设计之前，需要为TimeQuest创建初始的数据。初始数据是通过post-map结果产生的。步骤如下：在【Processing】菜单栏下，选择【Start】/【Start Analysis&Synthesis】。通过运行【Analysis&Synthesis】产生post-map数据。还可以用post-fit网表来产生初始数据。但是创建post-map数据所用时间更少，而且post-map数据对本设计示例工程来说已经够用。第4步：启动TimeQuest Analyzer 为了创建并验证时序约束，需要启动TimeQuest Analyzer。在【Tools】菜单下，单击【TimeQuest Analyzer】启动TimeQuest Analyzer。第5步：创建Post-Map时序网表在指定时序要求前，需要首先创建一个时序网表。可以从post-map或post-fit 数据中创建时序网表（见第3步）。利用post-map数据创建时序网表的方法为：在【netlist】菜单下，单击【Create Timing Netlist】，在弹出的对话框中，选择【Input netlist type】下的【Post-Map】，单击【OK】。不能通过【Task】面板下的【Create Timing Netlist】命令来创建post-map网表。在默认情况下，【Create Timing Netlist】需要post-fit数据。

Quartus II 中TsuTco 的约束方法

Quartus II 中Tsu/Tco 的约束方法 Tsu/Tco 在Quartus II 的报告中有两种不同含义. 1. 片内的Tsu/Tco 是指前级触发器的Tco 和后级触发器的Tsu, 一般来说都是几百ps 级别的. 可以通过“List Paths”命令查看。这里的Tsu/Tco 主要由器件工艺决定, 工作时在受到温度,电压的影响略有变化.（如下图所示） 2. 管脚上的Tsu/Tco 它是保证系统Famx 重要的Timing 元素（如下图示）. 比如: 两个芯片之间工作在100MHZ, 因为100M 的周期为10ns, （现忽略PCB 走线的延迟）, 如果某信号对FPGA 来说是输入,那么前级芯片的Tco 加上FPGA 的Tsu 就不能够超过10ns. 如果某信号对于FPGA 来说是输出,那么FPGA 的Tco 加上后级芯片的Tsu 也不能够超过10ns. 只有这样,才能够保证片间通信正常。因此对FPGA 的管脚进行适当的Tco/Tsu 的时序约束,是至关

重要的Timing 设计技巧. 管脚上的Tsu/Tco 分为以下三个部分. 1. IOE 走线的延迟. 这个延迟在管脚的Tsu/Tco 延迟中占有相当的比例,Altera 的器件为了降低Tsu/Tco 在IOE 上的延迟, 专门在IOE 中设置了两种类型的触发器, 即: Fast Input Register(FPGA 的管脚为输入时,优化Tsu), Fast Output Register（FPGA 的管脚为输出时，用于优化Tco） 2. 内部逻辑走线的延迟。在Altera 的FPGA 中, 由若干个基本资源LE 构成一个LAB,比如：StratixGx 是10 个LE 组成一个LAB. LAB 横向和纵向排列形成阵列. 在FPGA 中,以LAB 为基本单元,根据走线长度的不同,分为C4（表示横跨4 个LAB 的走线资源）,C8,C16,R4,R8,16,R24 等不同的走线资源，不同的器件支持不同的走线资源。 3. 触发器的Tsu/Tco 的需求,这里的Tsu/Tco, 这是由器件工艺决定的,最小的Tsu/Tco 的要求. 在实际的工作环境中,受温度,电压的变化有微小的变化. 前面提到：对FPGA 的管脚进行适当的Tco/Tsu 的时序约束,是至关重要的Timing 设计技巧.关键是在出了问题的时候,怎么去解决？ Quartus II 有四处可以对Tsu/Tco 进行约束. 1. 全局时序约束. 在Quartus II 中执行Assignments→Timing Setting 弹出如下界面.设计者可以根据系统Fmax 的要求去约束Tsu/Tco.

ASIC时序约束、时序分析

ASIC时序约束、时序分析 2009-11-13 22:13 A 时序约束的概念和基本策略时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPA 综合布线工具调整映射和布局布线过程，使设计达到时序要求。例如用OFFSET_IN_BEFORE约束可以告诉综合布线工具输入信号在以根据这个约束调整与IPAD相连的Logic Circuitry的综合实现过程，使结果满足FFS的建立时间要求。附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时速例外路径和多周期路径，以及其他特殊路径。 B 附加约束的基本作用 1. 提高设计的工作频率对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综时，从而提高工作频率。 2. 获得正确的时序分析报告几乎所有的FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析 3. 指定FPGA/CPLD引脚位置与电气标准 FPGA/CPLD的可编程特性使电路板设计加工和FPGA/CPLD设计可以同时进行，而不必等FPGA/CPLD引脚位置完全确定，从成后，设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束，使FPGA/CPLD与电路板正确连接。另外通过约束还特性。为了满足日新月异的通信发展，Xilinx新型FPGA/CPLD可以通过IO引脚约束设置支持诸如 AGP、BLVDS、CTT、G LVPECL、LVDSEXT、LVTTL、 PCI、PCIX、SSTL、ULVDS等丰富的IO接口标准。另外通过区域约束还能在FPGA上规划各个成模块化设计等。 C 周期（PERIOD）的含义周期的含义是时序中最简单也是最重要的含义，其它很多时序概念会因为软件商不同略有差异，而周期的概念确是最通用的，周期面要讲到的其它时序约束都是建立在周期约束的基础上的，很多其它时序公式，可以用周期公式推导。周期约束是一个基本时序和具根据PERIOD约束检查时钟域内所有同步元件的时序是否满足要求。PERIOD约束会自动处理寄存器时钟端的反相问题，如果相迟将被默认限制为PERIOD约束值的一半。如下图所示，图1 周期的定义时钟的最小周期为： TCLK = TCKO +TLOGIC +TNET +TSETUP －TCLK_SKEW TCLK_SKEW =TCD2 －TCD1

IC后端流程初学必看样本

校外IC后端实践报告本教程通过对synopsys公司给lab进行培训，从verilog代码到版图整个流程（固然只是基本流程，由于真正一种大型设计不是那么简朴就完毕），此教程目就是为了让人们尽快理解数字IC设计大概流程，为后来学习建立一种基本。此教程只是本人摸索实验成果，并不代表内容都是对的，只是为了阐明大概流程，里面一定尚有诸多未完善并且有错误地方，我在此后学习当中会对其逐个完善和修正。此后端流程大体涉及一下内容： 1.逻辑综合（工具DC 逻辑综合是干吗就不用解释了把？） 2.设计形式验证（工具formality）形式验证就是功能验证，重要验证流程中各个阶段代码功能与否一致，涉及综合前RTL代码和综合后网表验证，由于如今IC设计规模越来越大，如果对门级网表进行动态仿真话，会耗费较长时间（规模大话甚至要数星期），这对于一种对时间规定严格（设计周期短）asic 设计来说是不可容忍，而形式验证只用几小时即可完毕一种大型验证。此外，由于版图后做了时钟树综合，时钟树插入意味着进入布图工具本来网表已经被修改了，因此有必要验证与本来网表是逻辑等价。 3.静态时序分析（STA），某种限度上来说，STA是ASIC设计中最重要环节，使用primetime 对整个设计布图前静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。（PR后也需作signoff时序分析） 4.使用cadence公司SOCencounter对综合后网表进行自动布局布线（APR） 5.自动布局后来得到详细延时信息（sdf文献，由寄生RC和互联RC所构成）反标注到网表，再做静态时序分析，与综合类似，静态时序分析是一种迭代过程，它与芯片布局布线联系非常紧密，这个操作普通是需要执行许多次才干满足时序需求，如果没违规，则进入下一步。 6.APR后门级功能仿真（如果需要）

静态时序分析中建立时间和保持时间关系详解

建立时间和保持时间关系详解图1 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。如图1 。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。个人理解： 1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。 2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。关于建立时间保持时间的考虑华为题目：时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问：触发器D2的建立时间T3和保持时间T4应满足什么条件？分析： Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。 Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。 Tsetup：建立时间 Thold：保持时间 Tclk：时钟周期建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。保持时间容限：保持时间容限也要求大于等于0。

在FPGA设计环境下添加时序约束的方法

如何在FPGA设计环境中加时序约束SDC 在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论：从输入端口到寄存器：这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。约束名称：input delay。约束条件的影响主要有4个因素：外部芯片的Tco，电路板上信号延迟Tpd，FPGA的Tsu/Th，时钟延迟Tclk。Tco的参数通常需要查外部芯片的数据手册。计算公式：input delay = Tco+Tpd+Tsu-Tclk。FPGA的Tsu也需要查FPGA芯片的手册，FPGA速度等级不同，这个参数也不同。Tpd和Tclk需要根据电路板实际的参数来计算。通常，每10 cm的线长可以按照1ns来计算. 例如：系统时钟100MHz，电路板上最大延迟2 ns，时钟最大延迟为1.7 ns，Tco为3 ns，FPGA的Tsu为0.2 ns。那么输入延迟的值：max input delay = 2+3+0.2-1.7=3.5 ns。这个参数的含义是指让FPGA 的设计工具把FPGA的输入端口到第一级寄存器之间的路径延迟（包括门延迟和线延迟）控制在10 ns - 3.5 ns = 6.5 ns 以内。对于min input delay，则类似考虑FPGA寄存器的Th参数等。寄存器到寄存器：这种路径的约束是为了让FPGA设计工具能够优化FPGA内寄存器到寄存器之间的路径(register-to-register)，使其延迟时间必须小于时钟周期，这样才能确保信号被可靠的传递。由于这种路径只存在于FPGA内部，通常通过设定时钟频率的方式就可以对其进行约束。对于更深入的优化方法，还可以采用对寄存器的输入和寄存器的输出加入适当的约束，来使逻辑综合器和布线器能够对某条路径进行特别的优化。还可以通过设定最大扇出数来迫使工具对其进行逻辑复制，减少扇出数量，提高性能。

时序约束

在进行FPGA的设计时，经常会需要在综合、实现的阶段添加约束，以便能够控制综合、实现过程，使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是设计编写约束文件并导入到综合实现工具，在进行FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xilinx FPGA时序约束设计和分析。一、周期约束周期约束是Xilinx FPGA 时序约束中最常见的约束方式。它附加在时钟网线上，时序分析工具会根据周期约束来检查时钟域内所有同步元件的时序是否满足需求。周期约束会自动的寄存器时钟端的反相。如果相邻的两个元件的时钟相位是相反的，那么它们之间的延迟将被默认的限制成周期约束的一半。在进行周期约束之前，必须对电路的时钟周期明了，这样才不会出现约束过松或者过紧的现象。一般情况下，设计电路所能达到的最高运行频率取决于同步元件本身的Setup Time 和Hold Time，以及同步元件之间的逻辑和布线延迟。周期约束一般是使用下面的约束方法： 1、period_item PERIOD＝period {HIGH｜LOW} ［high＿or low＿item］其中，period＿item可以是NET或TIMEGRP，分别代表时钟线名称net name或元件分组名称group－name。用NET表示PERIOD约束作用到名为“net name”的时钟网线所驱动的同步元件上，用TIMEGRP表示PERIOD约束作用到TIMEGRP所定义的分组（包括FFS、LATCH和RAM等同步元件）上。period是目标时钟周期，单位可以是ps、ns、μS和ms 等。HIGH｜LOW指出时钟周期中的第1个脉冲是高电平还是低电平，high or low time为HIGH LOW指定的脉冲的持续时间，默认单位是ns。如果没有该参数，时钟占空比是50％。例如，NET SYS＿CLK PERIOD＝10 ns HIGH 4ns 2、NET“clock net name”TNM＿NET＝“timing group name”； TIMESPEC“TSidentifier”＝PERIOD “TNM reference”period {HIGH | LOW} ［high or low item］INPUT_JITTER value; 很多时候为了能够定义比较复杂的派生关系的时钟周期，就要使用该方法。其中TIMESPEC在时序约束中作为一个标识符表示本约束为时序规范；TSidentifier包括字母TS和一个标识符identifier共同作为一个TS属性；TNM reference指定了时序约束是附加在哪一个组上，一般情况下加在TNM＿NET定义的分组上。HIGH | LOW 指的是时钟的初始相位表明第一个时钟是上升沿还是下降沿；high or low item 表示的是时钟占空比，即就是high或者low的时间，默认为1:1, INPUT_JITTER 表示的是时钟的抖动时间，时钟会在这个时间范围内抖动，默认单元为ps。比如周期约束： NET "ex_clk200m_p" TNM_NET = TNM_clk200_p; TIMESPEC "TS_clk200_p" = PERIOD "TNM_clk200_p" 5.000 ns HIGH 50 %; 建立一个TNM_clk200_p的时序分组，包括时钟网络ex_clk200m_p驱动的所有同步

时序约束总结

很多人发贴，来信询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？如何进行物理区域约束，完成物理综合和物理实现？等等。。。为了解决大家的疑难，我们将逐一讨论这些问题。今天先讨论一下约束的作用？有些人不知道何时该添加约束，何时不需要添加？有些人认为低速设计不需要时序约束？关于这些问题，希望下面关于约束作用的论述能够有所帮助！附加约束的基本作用有3： (1)提高设计的工作频率对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 (2)获得正确的时序分析报告几乎所有的FPGA设计平台都包含静态时序分析工具，利用这类工具可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具输出正确的时序分析报告。 (3)指定FPGA/CPLD引脚位置与电气标准 FPGA/CPLD的可编程特性使电路板设计加工和FPGA/CPLD设计可以同时进行，而不必等FPGA/CPLD引脚位置完全确定，从而节省了系统开发时间。这样，电路板加工完成后，设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束，使FPGA/CPLD与电路板正确连接。另外通过约束还可以指定IO引脚所支持的接口标准和其他电气特性。为了满足日新月异的通信发展，Xilinx新型FPGA/CPLD可以通过IO引脚约束设置支持诸如AGP、BLVDS、CTT、GTL、

XILINX-时序约束使用指南中文

XILINX时序约束使用指南笔记第一章时序约束介绍第二章时序约束方法第三章时序约束原则第四章在XST中指定时序约束第五章在Synplify中指定时序约束方法第六章时序约束分析

第一章时序约束介绍基本的时序约束包括： “PERIOD Constraints” “OFFSET Constraints” “FROM:TO(Multi‐Cycle)约束”

第二章时序约束方法 1，简介： 2，基本的约束方法根据覆盖的路径不同，时序要求变成一些不同的全局约束。最普通的路径类型包括： 1，输入路径 2，同步元件到同步元件路径 3，指定路径 4，输出路径 XILINX的时序约束与每一种全局约束类型都有关。最有效的方法就是一开始就指定全局约束然后再加上指定路径的约束。在很多案例中，只要全局约束就可满足需求。 FPGA器件执行工具都是由指定的时序要求驱动的。如果时序约束过头的话，就会导致内存使用增加，工具运行时间增加。更重要的是，过约束还会导致性能下降。因此，推荐使用实际设计要求的约束值。 3，输入时序约束输入时序约束包括2种 “系统同步输入” “源同步输入” 输入时钟约束覆盖了输入数据的FPGA外部引脚到获取此数据的寄存器之间的路径。输入时钟约束经常用”OFFSET IN”约束。指定输入时钟要求的最好方法，取决于接口的类型（源/系统同步）和接口是SDR还是DDR。 OFFSET IN定义了数据和在FPGA引脚抓取此数据的时钟沿之间的关系。在分析OFFSET IN 约束时，时序分析工具自动将影响时钟和数据延迟的因素考虑进去。这些因素包括：时钟的频率和相位转换时钟的不确定数据延迟调整除了自动调整，还可以在与接口时钟相关的”PERIOD”约束中另外增加时钟不确定。关于增加”INPUT_JITTER”的更多信息，参见第三章的”PERIOD Constraints”。 “OFFSET IN”与单输入时钟有关，默认情况下，OFFSET IN约束覆盖了从输入pad到内部同步元件之间的所有路径。用于抓取那些从pad输入的数据的同步元件由指定的OFFSET IN 时钟触发。应用OFFSET IN约束被称为”global”方法。这是指定输入时序的最有效的方法。系统同步输入在体统同步接口中，发送和抓取数据共用一个系统时钟。板上的布线延迟和时钟倾斜限制了接口的工作频率。更低的频率也会导致系统同步输入接口典型的采用SDR应用。系统同步SDR应用例子，见图2‐1。系统同步SDR应用中，在时钟上升沿从源器件发送

FPGA静态时序分析模型——寄存器到寄存器

FPGA静态时序分析模型——寄存器到寄存器 1. 适用范围本文档理论适用于Actel FPGA并且采用Libero软件进行静态时序分析（寄存器到寄存器）。 2. 应用背景静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之一，不需要设计者编写测试向量，由软件自动完成分析，验证时间大大缩短，测试覆盖率可达100%。静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 3. 理论分析 3.1 静态时序分析的理论基础知识在进行正确的时序分析前，我们必须具备基本的静态时序的基本知识点，不然看着编译器给出的时序分析报告犹如天书。如图3.1所示，为libero软件给出的寄存器到寄存器模型的时序分析报告的截取，接下来我们会弄清楚每个栏目的数据变量的含义，以及计算方法。图3.1 libero静态时序分析报告 3.1.1 固定参数launch edge、latch edge、Tsu、Th、Tco概念

1. launch edge 时序分析起点（launch edge）：第一级寄存器数据变化的时钟边沿，也是静态时序分析的起点。 2. latch edge 时序分析终点（latch edge）：数据锁存的时钟边沿，也是静态时序分析的终点。 3. Clock Setup Time (Tsu) 建立时间（Tsu）：是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器。如图3.2所示：图3.2 建立时间图解 4. Clock Hold Time (Th) 保持时间（Th）：是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。保持时间示意图如图3.3所示：图3.3 保持时间图解 5. Clock-to-Output Delay（tco）数据输出延时（Tco）：这个时间指的是当时钟有效沿变化后，数据从输入端到输出端的最小时间

XDC约束技巧之时钟篇

XDC约束技巧之时钟篇 Xilinx?的新一代设计套件Vivado中引入了全新的约束文件XDC，在很多规则和技巧上都跟上一代产品ISE中支持的UCF大不相同，给使用者带来许多额外挑战。Xilinx工具专家告诉你，其实用好XDC很容易，只需掌握几点核心技巧，并且时刻牢记：XDC的语法其实就是Tcl语言。 XDC的优势 XDC是Xilinx Design Constraints的简写，但其基础语法来源于业界统一的约束规范SDC（最早由Synopsys公司提出，故名Synopsys Design Constraints）。所以SDC、XDC 跟Vivado Tcl的关系如下图所示。 XDC的主要优势包括： 1.统一了前后端约束格式，便于管理； 2.可以像命令一样实时录入并执行； 3.允许增量设置约束，加速调试效率； 4.覆盖率高，可扩展性好，效率高； 5.业界统一，兼容性好，可移植性强； XDC在本质上就是Tcl语言，但其仅支持基本的Tcl语法如变量、列表和运算符等等，对其它复杂的循环以及文件I/O等语法可以通过在Vivado中source一个Tcl文件的方式来补充。（对Tcl话题感兴趣的读者可以参考作者的另一篇文章《Tcl在Vivado中的应用》）XDC与UCF的最主要区别有两点： 1．XDC可以像UCF一样作为一个整体文件被工具读入，也可以在实现过程中被当作一个个单独的命令直接执行。这就决定了XDC也具有Tcl命令的特点，即后面输入的约束在有冲突的情况下会覆盖之前输入的约束（时序例外的优先级会在下节详述）。另外，不同于UCF是全部读入再处理的方式，在XDC中，约束是读一条执行一条，所以先后顺序很重要，例如要设置IO约束之前，相对应的clock一定要先创建好。

时序约束实例

用Quartus II Timequest Timing Analyzer进行时序分析：实例讲解 (一) (2012-06-21 10:25:54) 转载▼ 标签：杂谈一，概述用Altera的话来讲，timequest timing analyzer是一个功能强大的，ASIC-style的时序分析工具。采用工业标准--SDC（synopsys design contraints）--的约束、分析和报告方法来验证你的设计是否满足时序设计的要求。在用户的角度，从我使用TimeQuest的经验看，它与IC设计中经常用到的比如prime time，time craft等STA软件是比较类似的。用过prime time或time craft的朋友是非常容易上手的。在这一系列的文章里，我将会拿一个DAC7512控制器的verilog设计作为例子，详细讲解如何使用TimeQuest进行时序设计和分析。二，TimeQuest的基本操作流程做为altera FPGA开发流程中的一个组成部分，TimeQuest执行从验证约束到时序仿真的所有工作。Altera推荐使用下面的流程来完成TimeQuest 的操作。

1. 建立项目并加入相关设计文件不管做什么事情，都需要有一个目标或者说对象。我们用TimeQuest 做时序分析，当然也需要一个对象，这个对象实际上就是我们的设计。所以首先是要建立一个Quartus II的项目，并把所有需要的设计文件都加入到项目中去。需要注意的一点是，这里的设计文件，不仅仅包含逻辑设计相关的文件，也包含已经存在的时序约束文件，当然，需要以synopsys Design Constraints(.sdc)的格式存在的。 2. 对项目进行预编译（initial compilation）项目建立以后，如果从来没有对项目进行过编译的话，就需要对项目进行预编译。这里的预编译是对应于全编译（full compilation）来讲的，我们可以理解为预编译是对项目进行部分的编译，而全编译是对项目进行完整的编译。做预编译的目的是为了生成一个initial design database，

后端流程(初学必看)(DOC)

基本后端流程（漂流&雪拧） ----- 2010/7/3---2010/7/8 本教程将通过一个8*8的乘法器来进行一个从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。此后端流程大致包括一下内容： 1.逻辑综合（逻辑综合是干吗的就不用解释了把？） 2.设计的形式验证（工具formality）形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格的asic设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是否逻辑等价。 3.静态时序分析（STA），某种程度上来说，STA是ASIC设计中最重要的步骤，使用primetime对整个设计布图前的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。（PR后也需作signoff 的时序分析） 4.使用cadence公司的SOCencounter对综合后的网表进行自动布局布线（APR） 5.自动布局以后得到具体的延时信息（sdf文件，由寄生RC和互联RC所组成）反标注到网表，再做静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。 6.APR后的门级功能仿真（如果需要） 7.进行DRC和LVS，如果通过，则进入下一步。 8.用abstract对此8*8乘法器进行抽取，产生一个lef文件，相当于一个hard macro。 9.将此macro作为一个模块在另外一个top设计中进行调用。 10.设计一个新的ASIC,第二次设计，我们需要添加PAD，因为没有PAD，就不是一个完整的芯片，具体操作下面会说。 11.重复第4到7步

Actel FPGA静态时序分析

1. 适用范围本文档理论适用于Actel FPGA并且采用Libero软件进行静态时序分析（寄存器到寄存器）。 2. 应用背景静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之一，不需要设计者编写测试向量，由软件自动完成分析，验证时间大大缩短，测试覆盖率可达100%。静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，给出正确是时序报告。进行静态时序分析，主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说，提高工作频率非常重要，因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。 3. 理论分析 3.1 静态时序分析的理论基础知识在进行正确的时序分析前，我们必须具备基本的静态时序的基本知识点，不然看着编译器给出的时序分析报告犹如天书。如图3.1所示，为libero软件给出的寄存器到寄存器模型的时序分析报告的截取，接下来我们会弄清楚每个栏目的数据变量的含义，以及计算方法。图3.1 libero静态时序分析报告 3.1.1 固定参数launch edge、latch edge、Tsu、Th、Tco概念 1. launch edge 时序分析起点（launch edge）：第一级寄存器数据变化的时钟边沿，也是静态时序分析的起点。

2. latch edge 时序分析终点（latch edge）：数据锁存的时钟边沿，也是静态时序分析的终点。 3. Clock Setup Time (Tsu) 建立时间（Tsu）：是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器。如图3.2所示：图3.2 建立时间图解 4. Clock Hold Time (Th) 保持时间（Th）：是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。保持时间示意图如图3.3所示：图3.3 保持时间图解 5. Clock-to-Output Delay（tco）数据输出延时（Tco）：这个时间指的是当时钟有效沿变化后，数据从输入端到输出端的最小时间间隔。 3.1.2 Clock skew 时钟偏斜（clock skew）：是指一个时钟源到达两个不同寄存器时钟端的时间偏移，如图3.4所示：

FPGA中IO时序约束分析

第1章FPGA中IO口时序分析作者：屋檐下的龙卷风博客地址：https://www.wendangku.net/doc/535361324.html,/linjie-swust/ 日期：2012.3.1 1.1 概述在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此，FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。 1.2 FPGA整体概念由于IO口时序约束分析是针对于电路板整个系统进行时序分析，所以FPGA需要作为一个整体分析，其中包括FPGA的建立时间、保持时间以及传输延时。传统的建立时间、保持时间以及传输延时都是针对寄存器形式的分析。但是针对整个系统FPGA的建立时间保持时间可以简化。图1.1 FPGA整体时序图如图1.1所示，为分解的FPGA内部寄存器的性能参数：（1） Tdin为从FPGA的IO口到FPGA内部寄存器输入端的延时；（2） Tclk为从FPGA的IO口到FPGA内部寄存器时钟端的延时；（3） Tus/Th为FPGA内部寄存器的建立时间和保持时间；（4） Tco为FPGA内部寄存器传输时间；（5） Tout为从FPGA寄存器输出到IO口输出的延时；对于整个FPGA系统分析，可以重新定义这些参数：FPGA建立时间可以定义为：（1） FPGA建立时间：FTsu = Tdin + Tsu – Tclk；（2） FPGA保持时间：FTh = Th + Tclk；（3） FPGA数据传输时间：FTco = Tclk + Tco + Tout；由上分析当FPGA成为一个系统后即可进行IO时序分析了。FPGA模型变为如图1.2所示。

TimeQuest快速入门实例及时序查看

1.在quartus中对设计进行时序分析 2.1TimeQuest 工具 Quartus? II TimeQuest Timing Analyzer是一个功能强大的ASIC型时序分析工具，能够以工业标准方法论来约束，分析和报告用户设计中所有逻辑的时序性能。这个工具是一个严格的静态工具，使用时不需要搭建硬件环境及进行调试。本节将介绍如何使用Quartus II TimeQuest Timing Analyzer工具的图形化功能来约束，分析及报告设计中的时序结果。使用这个工具，我们要指定初始时序信息，包括时钟，时序例外以及信号传输中的到达和要求的时间。我们通过后缀名为sdc（Synopsys Design Constraints）的文件来指定时序要求，然后The Quartus II Fitter将优化逻辑布局等来满足我们的时序要求。在时序分析过程中，Quartus II TimeQuest Timing Analyzer分析设计中的每一条时序路径，计算每条路径的延迟，检查是否存在时序违例，并且报告时序结果。一旦发现时序违例，可以精确定位到违例路径的时序细节，然后用户约束它以纠正违例。如果时序分析没有报告违例，那么恭喜你，在这个器件中的逻辑行为将与你的设计意图一致。使用TimeQuest分析设计时序的一般步骤为：图使用TimeQuest分析设计时序的一般步骤第一次编译时我们需要得到没有设置约束的时序结果，有助于我们给设计添加约束。第二次编译的时序需要把包含指定时序要求的文件（后缀为sdc 的文件）添加到工程文件中执行编译，这样工具就能够按照我们的时序要求来进行映射了。 2.2timequest快速入门示例下面我们按照altera公司所给的timequest快速入门教程示例来讲解该时序分析工具的大致用法。使用的工具是目前使用最广泛的quartusII9.1版本

入门资料：FPGA时序分析报告基础与时钟约束实例

入门：FPGA时序分析基础与时钟约束实例 2013-07-16 何谓静态时序分析（STA，Static Timing Analysis）？首先，设计者应该对FPGA内部的工作方式有一些认识。FPGA的内部结构其实就好比一块PCB 板，FPGA的逻辑阵列就好比PCB板上的一些分立元器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连线将相关的逻辑节点导通。PCB板上的信号通过任何一个元器件都会产生一定的延时，FPGA的信号通过逻辑门传输也会产生延时。PCB的信号走线有延时，FPGA的信号走线也有延时。这就带来了一系列问题，一个信号从FPGA的一端输入，经过一定的逻辑处理后从FPGA的另一端输出，这期间会产生多大的延时呢？有多个总线信号从FPGA的一端输入，这条总线的各个信号经过逻辑处理后从FPGA的另一端输出，这条总线的各个信号的延时一致吗？之所以关心这些问题，是因为过长的延时或者一条总线多个信号传输时间的不一致，不仅会影响FPGA本身的性能，而且也会给FPGA之外的电路或者系统带来诸多问题。言归正传吧，之所以引进静态时序分析的理论也正是基于上述的一些思考。它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。系统要求这个信号在FPGA内部的延时不能超过15ns，而开发工具在执行过程中找到了如图所示的一些可能的布局布线方式。那么，怎样的布局布线能够达到系统的要求呢？仔细分析一番，发现所有路径的延时可能为14ns、15ns、16ns、17ns、18ns，有两条路径能够满足要求，那么最后的布局布线就会选择满足要求的两条路径之一。静态时序分析的前提就是设计者先提出要求，然后时序分析工具才会根据特定的时序模型进行分析，即有约束才会有分析。若设计者不添加时序约束，那么时序分析就无从谈起。特权同学常常碰见一些初学者在遇到问题时不问青红皂白就认为是时序问题，实际上只有在添加了时序约束后，系统的时序问题才有可能暴露出来。下面我们再来看一个例子，我们假设有4个输入信号，经过FPGA内部一些逻辑处理后输出。FPGA内部的布线资源有快有慢之分，好比国道和高速公路。通过高速通道所需要的路径延时假设为3ns-7ns，但只有两条可用；而通过慢速通道的路径延时则>10ns。

静态时序分析中路径延时的计算

静态时序分析中路径延时的计算静态时序分析工具一般将电路网表看成一个拓扑图，图中的节点(node)代表电路中的引脚(pin)。节点之间的边(edge)表示时序弧(timing arc)，有两种： # 连线延时(net delay)---驱动引脚(drive pin)和扇出(fanout)之间的连接 # 单元延时(cell delay)---输入引脚(input pin)和输出引脚(output pin)之间的连接延时计算就是计算每条时序弧的值，可能是单元延时也可能是连线延时。通过累计这些延时可以计算时序路径(timing delay)的上升延时(rise delay)或下降延时(fall delay)。正函数时序弧(positive unate timing arc)：将上升延时和上升延时相加，下降延时和下降延时相加。例如一个AND门单元延时和连线延时。负函数时序弧(negative unate timing arc)：将新得到的上升延时和原来的下降延时相加，而新得到的下降延时和原来的上升延时相加。例如NAND门。非函数时序弧(non-unate timing arc)：将原来的延时和新得到的最差情况延时(worst-case delay)相加。非函数时序弧出现在不能从输入量的变化预测输出端逻辑值变化的地方，例如XOR门。下图展示了一个电路逻辑网络是如何转化成一张时序图的：非线性延时模型(nonlinear delay model)：非线性模型是供应商以查表(lookup table)形式在工艺库中提供的延时信息，它和时序分析计算有着紧密的联系。总的延时包含了单元延时和连线延时：