DDR2与DDR3信号完整性及PCB设计

Signal Integrity and PCB layout considerations for DDR2-800 Mb/s and DDR3 Memories
Fidus Systems Inc. 900, Morrison Drive, Ottawa, Ontario, K2H 8K7, Canada
Chris Brennan, Cristian Tudor, Eric Schroeter, Heike Wunschmann, and Syed Bokhari Session # 8.13

Abstract
The paper addresses the challenge of meeting Signal Integrity (SI) and Power Integrity (PI) requirements of Printed Circuit Boards (PCBs) containing Double Data Rate 2 (DDR2) memories. The emphasis is on low layer count PCBs, typically 4-6 layers using conventional technology. Some design guidelines have been provided.
1. Introduction
DDR2 usage is common today with a push towards higher speeds such as 800 Mbps [1] and more recently, 1066 Mbps. DDR3 [2] targets a data rate of 1600 Mbps. From a PCB implementation standpoint, a primary requirement is delay matching which is dictated by the timing requirement. This brings into it a number of related factors that affect waveform integrity and delay. These factors are interdependent, but where a distinction can be made, they can be termed PCB layer stackup and impedance, interconnect topologies, delay matching, cross talk, PI and timing. Cadence ALLEGROSI-230 and Ansoft’s HFSS are used in all computations.
VDD / Vref
VDD / Vtt / Vref
Clock
CKP,CKN
Address
ADDR<15,0>
Command/ Control DataStrobe (differential) DataMask Data
CKE, CS, ODT, RAS,CAS,WE,BA0-2 DQS0,DQS1,DQS2,DQS3
DM0,DM1,DM2,DM3
DQ <7,0>, DQ<15,8>,DQ<23,16>, DQ<31,24>
Memory
Controller Technology Max Clock Freq. (MHz)/Data rate(Mbps) DDR2 533/1066 DDR3 800/1600
VDD (Volts) Vtt (Volts) Vref (Volts) Vih/Vil (Volts)
Power Requirement 1.8 +/- 0.1 0.9 +/- 0.04 0.9 +/- 0.018 Input Thresholds 0.9 +/- 0.2 Delay Matching Requirement
1.5 +/- 0.075 0.75 +/- TBD 0.75 +/- 0.015 0.75 +/- 0.175
Match ADDR/CMD/CNTRL to Clock tightly Match DQ<7,0>, DM0 to DQS0 tightly Match DQ<15,8>, DM1 to DQS1 tightly Match DQ<22,16>, DM2 to DQS2 tightly Match DQ<31,23>, DM3 to DQS3 tightly Match DQS0-3 to Clock loosely
Yes Yes Yes Yes Yes Yes
Yes Yes Yes Yes Yes Not required
Table 1: Comparison of DDR2 and DDR3 requirements

Signals common to both technologies and a general comparison of DDR2 and DDR3 is shown in Table 1. It must be noted that “matching” includes cases where the clock net may be made longer (termed DELTA in ALLEGRO SigXP). We have assumed a configuration comprising a Controller and two SDRAMs in most illustrations that follow.
2. PCB Layer stackup and impedance
In a layer constrained implementation, a 4 layer PCB (Figure 1) is a minimum with all routing on TOP and BOTTOM layers. One of the internal layers will be a solid ground plane (GND). The other internal plane layer is dedicated to VDD. Vtt and Vref can be derived from VDD. Use of a 6-layer PCB makes the implementation of certain topologies easier. PI is also enhanced due to the reduced spacing between power and GND planes. The interconnect characteristic impedance for DDR2 implementation can be a constant. A single-ended trace characteristic impedance of 50 Ohms can be used for all single-ended signals. A differential impedance of 100 Ohms can be used for all differential signals, namely CLOCK and DQS. Further, the termination resistor pulled up to VTT can be kept at 50 Ohms and ODT settings can be kept at 50 Ohms. In the case of DDR3 however, single ended trace impedances of 40 and 60 Ohms used selectively on loaded sections of ADDR/CMD/CNTRL nets have been found to be advantageous. Further, the value of the termination resistor pulled up to Vtt needs to be optimized in combination with the trace impedance through SI simulations. Typically, it is in the range 30 – 70 Ohms. The differential trace impedance can remain at 100 Ohms.
Figure 1 : Four and Six layer PCB stackup
3. Interconnect Topologies
In both cases of DDR2 and DDR3, DQ, DM and DQS signals are point-to-point and do not need any topological consideration. An exception is in the case of multi-rank Dual In Line Memory Modules (DIMMs). Waveform integrity is also easily addressed by a proper choice of drive strengths and On Die Termination (ODT). The ADDR/CMD/CNTRL signals, and sometimes the clock signal will involve a multipoint connection where a suitable topology is needed. Possible choices are indicated in Figure 2 for cases involving two SDRAMs. The Fly-By Topology is a special case of a daisy chain with a very short or no stub. For DDR3, any of these topologies will work, provided that the trace lengths are minimized. The Fly-by topology shows the best waveform integrity in terms of an increased noise margin. This can be difficult to implement on a

4-layer PCB and the need for a 6-layer PCB arises. The daisy chain topology is easier to implement on a 4 layer PCB. The tree topology on the other hand requires the length of the branch AB to be very close to that of AC (Figure 2). Enforcing this requirement results in the need to increase the length of the branches which affects waveform integrity. Therefore, for DDR3 implementation, the daisy chain topology with minimized stubs proves to be best suited for 4-layer PCBs. For DDR2-800 Mbps any of these topologies are applicable with the distinction between each other being less dramatic. Again, the daisy chain proves to be superior in terms of both implementation as well as SI. Where more than two SDRAMs are present, often, the topology can be dictated by constraints on device placement. Figure 3 shows some examples where a topology could be chosen to suit a particular component placement. Of these, only A and D are best suited for 4-layer PCB implementation. Again, for DDR2-800 Mbps operations all topologies yield adequate waveform integrity. For a DDR3 implementation, in particular at 1600 Mbps, only D appears to be feasible.
Tree topology
B
Vtt M1 Rt
A U1
C
M2
Daisy Chain topology M1 M2
Vtt Rt
U1
Fly-By topology
Vtt Rt M1 U1 M2
Figure 2: ADDR/CMD/CNTRL topologies with 2 SDRAMS

(A)
(B) Vtt Rt Vtt Rt
M2 U1
M1
M1
M2 U1 M3
M3
M4
M4
(C)
(D)
M 1
M 2
Vtt Rt
M 1 M 2 M 3 M 4
Vtt Rt
U1
U1
M 3
M 4
Figure 3: ADDR/CMD/CNTRL topologies with four SDRAMS
4. Delay matching
Implementing matched delay is usually carried out by bending a trace in a trombone shape. Routing blockage may require layer jumping. Unfortunately, while physical interconnect lengths can be made identical in layout, electrically, the two configurations shown in Figure 4 will not be the same. The case of trombone delay has been well understood, and the case of a via is obvious. The delay of a trombone trace is smaller than the delay of a straight trace of the same center-line length. In the case of a via, the delay is more than that of a straight microstrip trace of length equal to the via length. The problem can be resolved in two different ways. In the first approach, these values can be pre-computed precisely and taken into account while delay matching. This would become a tedious exercise which could perhaps be eased with user

defined constraints in ALLEGRO 16.0. In the second approach, one would use means to reduce the disparity to an acceptable level.
Trombone trace L3 L2 L1 L4 L5
Straight trace L1+ L2 + L3+ L4+ L5
≠
Straight trace
Via cross sectional view L1 L2 L3
≠
L1+ L2 + L3
Figure 4: Illustration of Trombone traces and Vias
Figure 5: Circuit for estimation of trombone effect and resulting waveforms.

Consider the case of a trombone trace. It is known that the disparity can be reduced by increasing the length of L3 (Figure 4). Details can be found in reference [3]. A simulation topology can be set up in SigXP to represent parallel arms of a trombone trace as coupled lines. A sweep simulation is carried out with L3 (S in Figure 5) as a variable and the largest reasonable value that reduces the delay difference with respect to a reference trace is selected. For microstrip traces, L3 > 7 times the distance of the trace to ground is needed. Delay values are affected in a trombone trace due to coupling between parallel trace segments. Another way to reduce coupling without increasing the spacing is to use a saw tooth profile. The saw tooth profile shows better performance as compared to a trombone although it eventually ends up requiring more space. In either case, it is possible to estimate the effect on delay precisely by using a modified equation for the computation of the effective trace length [3]. This would need to be implemented as a user defined constraint in ALLEGRO. Consider the case of a through hole via on the 6 layer stackup of Figure 2. Ground vias placed close to the signal vias play an important role in the delay. For the illustration, the microstrip traces on TOP and BOTTOM layers are 150 mils long, and 4 mils wide. The via barrel diameter = 8 mils, pad diameter is 18 mils and the antipad diameter is 26 mils. Three different cases are considered. In the first case, the interconnect with via does not have any ground vias in its immediate neighborhood. Return paths are provided at the edges of the PCB 250 mils away from the signal via. In the second case, a reference straight microstrip trace of length = 362 mils is considered. The third case is the same as case 1 with four ground vias in the neighborhood of the signal via. Computed s-parameters with 60 Ohm normalization are shown in Figure 6. It can be seen that the use of 4 ground vias surrounding the signal via makes its behavior more like a uniform impedance transmission line and improves the s21 characteristic. In the absence of a return path in the immediate neighborhood, the via impedance increases. For the present purpose, it is important to know the resulting impact on the delay. A test circuit is set up similar to Figure 5. The driver is a linear source of 60 Ohms output impedance and outputs a trapezoidal signal of rise time = fall time = 100 ps and amplitude = 1V. It is connected to each of the 3 interconnects shown in Figure 6 and the far end is terminated in a 60 Ohm load. The excitation is a periodic signal with a frequency of 800 MHz. The time difference between the driver waveform at V = 0.5 V and the waveform at the receiver gives the switched delay. Results are illustrated in Figure 7 where only the rising edge is shown. It can be seen that the delay with four neighboring ground vias differs from that of the straight trace by 3 ps. On the other hand, the difference is 8 ps for the interconnect with no ground vias in the immediate neighborhood. It is therefore clear that increasing the ground via density near signal vias will help. However, in the case of 4 layer PCBs, this will not be possible as the signal traces adjacent to the Power plane will be referenced to a Power plane. Consequently, the signal return path would depend on decoupling. Therefore, it is very important that the decoupling requirement on 4 layer PCBs addresses return paths in addition to meeting power integrity requirements. The clock net is differential in both DDR2 and DDR3. In DDR2, DQS can be either single ended or differential although it is usually implemented as differential at higher data rates. The switched delay of a differential trace is less than that of a single ended trace of identical length. Where timing computations indicate the need, the clock and DQS traces may need to be made longer than the corresponding ADDR/CMD/CNTRL nets and DATA nets. This would ensure that the clock and DQS transitions are centered on the associated ADDR/CMD/CNTRL nets and DQ nets. Since DQ and DM nets run at the maximum speed, it is desirable that all of these nets in any byte lane be routed identically, preferably without vias. Differential nets are less sensitive to discontinuities and where layer jumping is needed, the DQS and CLOCK nets should be considered first.

Figure 6: s-parameters of interconnects with vias (60 Ohm normalization)
Figure 7: Driver and Receiver waveforms for the 3 cases of Figure 6. (Plot colors correspond)

5. Crosstalk
Cross talk contributes to delay uncertainty being significant for microstrip traces. This is generally reduced by increasing the spacing between adjacent traces for long parallel runs. This has the drawback of increasing the total trace length and therefore a reasonable value must be chosen. Typically the spacing should be greater than twice the trace distance to ground. Again, ground vias play an important role. Near and far end coupling levels are illustrated in Figure 8. Use of multiple ground vias reduces coupling levels by 7 dB. To derive the interconnect budget, a simulation of a victim trace with two aggressors on both sides is adequate. Using a periodic excitation on all nets will yield the cross talk induced jitter. Using a pseudo random excitation on all nets will show the effect of both cross talk as well as data dependencies. Time domain results are not shown here, but it is easily done by setting up a 5 coupled line circuit in SigXP with the spacing between traces set up for sweeping. Reasonable spacing values that keep the jitter in the waveform due to both cross talk as well as pattern dependence at an acceptable level are chosen.
Figure 8: s-parameters of coupled traces (60 Ohm normalization)

6. Power Integrity
Power Integrity here refers to meeting the Power supply tolerance requirement under a maximum switching condition. Failure to address this requirement properly leads to a number of problems, such as increased clock jitter, increased data dependent jitter, and increased cross talk all of which eventually reduce timing margins. The theory for decoupling has been very well understood and usually starts with the definition of a “target impedance” as [4]
Z t arg et =
Voltage tolerance Transient Current
(1)
An important requirement here is knowledge of the transient current under worst case switching condition. A second important requirement is the frequency range. This is the range of frequencies over which the decoupling network must ensure that its impedance value is equal to or below the required target impedance. On a printed circuit board, capacitance created by the Power-Ground sandwich and the decoupling capacitors needs to handle a minimum frequency of ~100 kHz up to a maximum frequency of ~100-200 MHz. Frequencies below 100 kHz are easily addressed by the bulk capacitance of the voltage regulator module. Frequencies above 200 MHz should be addressed by the on-die and in some cases on-package decoupling capacitance. Due to the finite inductance of the package, there is no need to provide decoupling on the PCB to handle frequencies greater than 200 MHz. The actual computation of power integrity can be very complex involving IC package details, simultaneously switched signals and the PCB power distribution network. For PCB design, the use of the target impedance approach to decoupling design is simpler and provides a practical solution with very little computational effort.
The three power rails of concern are the VDD, VTT and Vref. The tolerance requirements on the VDD rail is ~ 5% and the transient current is determined as the difference between Idd7 and Idd2 as specified by JEDEC [1,4]. This is accomplished by using plane layers for power distribution and a modest number of decoupling capacitors. It is preferable to use decoupling capacitors of 10 different values distributed in the range of 10 nF to 10 uF. Further, the capacitor pad mounting structure should be designed for reduced mounted inductance. The Vref rail has a tighter tolerance, but it draws very little current. Its target impedance is easily met using narrow traces and one or two decoupling capacitors. It is important however that the capacitors be located very close to the device pins. The VTT rail proves to be challenging because it not only has a tighter tolerance, but it also draws a transient current close to that of the VDD rail. The transient current is easily calculated as described in reference [5]. Again, the target impedance requirement can be met using an increased number of decoupling capacitors. On a 4 layer PCB, the planes are too far apart and consequently the advantage of inter-plane capacitance is lost. The number of decoupling capacitors needs to be increased and higher frequency capacitors with values less than 10 nF may be needed. These computations are easily done using ALLEGRO SI Power Integrity option.

7. Timing
Timing computation is carried out as described in reference [6]. A table needs to be setup for the following eight cases: 1. 2. 3. 4. 5. 6. 7. 8. Write Setup analysis DQ vs. DQS Write Hold analysis DQ vs. DQS Read Setup analysis DQ vs. DQS Read Hold analysis DQ vs. DQS Write Setup analysis DQS vs. CLK Write Hold analysis DQS vs. CLK Write Setup analysis ADDR/CMD/CNTRL vs. CLK Write Hold analysis ADDR/CMD/CNTRL vs. CLK
An example is shown for the case of Write setup analysis in Table 2. Actual numbers have been omitted as they are not precisely known yet for DDR3. These numbers are obtained from data sheets of Controller and memory manufacturers. The numbers in the interconnect section are determined by SI simulations. All the eight cases need to be analyzed for DDR2. For DDR3, 5 and 6 are not needed due to its write leveling feature. In the PCB implementation, length match tolerances must ensure that the total margin is positive. Element
Controller
Skew Component
a.)DQ vs. DQS skew at transmitter output b.) Data / Strobe PLL jitter a+b Setup requirement (tDSb @ Vih/Vil level) DQ slew rate DQS slew rate
Setup
Units
ps ps ps ps
Comments
From controller design data Used if not included in transmitter skew
Total Controller SDRAM (or DIMM)
V/ns V/ns ps
Total SDRAM setup requirement Interconnect
tDSb + slew rate adjustment
From SDRAM datasheet; this number is to be adjusted based on DQ and DQS slew rates Measured as per JEDEC specification from SI simulation results Measured as per JEDEC specification from SI simulation results Includes slew rate adjustment
a.) Data Xtalk b.) DQS Xtalk c.) Length matching tolerance d.) Characteristic impedance mismatch Total Interconnect Min. Total Setup Budget Setup margin Interconnect skew (a + b + c + d) 0.24*tck
ps ps ps ps
2 aggressors (one each side of the victim); victim – repetitive; aggressor- PRBS 2 aggressors (one each side of the victim); victim – repetitive; aggressor- PRBS Extracted from SI simulation results longest data net, worst case PVT corner can be omitted if routing of DQ and corresponding DQS signals are done on same layer
ps ps From SDRAM datasheet (includes clock duty cycle variation) Must be positive
Min. Total Setup Budget – (Total Controller + Total SDRAM + Total Interconnect )
ps
Table 2: Illustration of DDR3 Write Setup timing analysis summary for DQ vs. DQS

8. PCB Layout
Implementation on a PCB involves a number of tradeoffs to meet SI requirements. Often, the question is how far does one need to go? PCB layout tasks are facilitated using the following approach: 1. Set up topology and constraints in ALLEGRO Constraint Manager. 2. Design Controller BGA breakout. A controller pin arrangement with ADDR/CMD/CNTRL pins in the middle and DQ/DQS/DM byte lanes on either side is best suited. Within these groups, individual pins may need to be swapped to ensure routing with minimum cross-over. 3. Attempt routing with reduced stub length and a minimum trace spacing as obtained from cross talk simulation. Often, most stubs can be eliminated but it will not be possible for all the pins. One may try two traces between BGA pads of the memory devices. This would require narrow PCB traces which can increase manufacturing cost. Yet, it will not be possible for all signals unless micro via and via-in-pad technology is used. Complete routing with coarse length matching tolerances. 4. Place Vref decoupling capacitors close to the Vref pins. Vtt decoupling can be placed at the far end of the last SDRAM and will not come in the way of routing. VDD decoupling can be placed close to devices where possible without blocking routing channels. The smaller valued capacitors should be placed closer to the devices. With a proper decoupling design, it will not be necessary to cram all capacitors close to the devices. All decoupling capacitors should use a fan out for the footprint designed for reduced inductance. This is typically two short wide traces perpendicular to the capacitor length. This can be automated by using a user defined capacitor footprint that can be attached to all the decoupling capacitors in the schematic. 5. Implement fine length matching and insert multiple ground vias where signal traces jump layers. It is better to use the delay matching option in ALLEGRO and one must include z-axis delay. Typically, P and N nets of differential pairs should be matched with a tolerance of +/- 2ps and the tolerance for all other matched nets can be +/- 10 ps or more based on the timing margin computation.
9. DIMM
Considerations described above apply to the case of PCBs containing one or more DIMMs. The only exception is that the decoupling requirement for the memories can be relaxed as it is already accounted for on the DIMM PCB. SI analysis of registered DIMMs is also much simpler where the DIMM is treated as a single load. While the routing topology for ADDR/CMD/CNTRL nets is usually a daisy chain with reduced stubs, tree topologies can also be used for registered DIMMs. Analysis of un-buffered DIMMs can become tedious as the timing requirement at all the SDRAMs must be analyzed. DIMM routing on 4-layer PCBs is relatively simpler compared to the case of SDRAMs.
10. Examples
The detail described above has been used in the implementation of a DDR2 PCB, a DDR3 PCB and a DDR3 – DIMM PCB. The controller is from MOSAID [7] which is designed to provide both DDR2 as well as DDR3 functionality. For the SI simulations, IBIS models have been used. Models for the memories are from MICRON Technology, Inc [8]. The IBIS models for the DDR3 SDRAMs were available at 1333 Mbps speed. These were used at 1600 Mbps. For the unbuffered DDR3 DIMM (MT_DDR3_0542cc) EBD models from Micron Technology were used. All waveforms are for the typical case and are computed at the SDRAM die. The 6 layer PCB stackup of Figure 2 is used with routing on TOP and BOTTOM layers only. The memory consists of 2 SDRAMs

routed as a daisy chain. In the case of the DIMM, a single unbufferred DIMM is used. TOP/BOTTOM layer routing and Signal Integrity waveforms are shown in Figures. 9-11.
Snapshots of
Figure 9: Illustration of TOP and BOTTOM layers of a DDR3 PCB with computed waveforms at the farthest SDRAM. Waveform on left is an ADDRESS net compared to that of the CLOCK net. Waveform on the right is a DATA net compared to that of a DQS net. Clock frequency = 800 MHz and data rate is 1600 Mbps.

Figure 10: Illustration of TOP and BOTTOM layers of a DDR2 PCB with computed waveforms at the farthest SDRAM. Waveform on left is an ADDRESS net compared to that of the CLOCK net. Waveform on the right is a DATA net compared to that of a DQS net. Clock frequency = 400 MHz and data rate is 800 Mbps.

Figure 11: Illustration of TOP and BOTTOM layers of a DDR3 – DIMM PCB with computed waveforms at the 8th (last) SDRAM on DIMM. Waveform on left is an ADDRESS net compared to that of the CLOCK net. Waveform on the right is a DATA net compared to that of a DQS net.

Lastly, Figure 12 shows a comparison of computed and measured DATA eye patterns of an 800 Mbps DDR2. In all cases waveform integrity can be seen to be excellent.
Figure 12: Computed (Red) and Measured (blue) waveforms of a data net of an 800 Mbps DDR2 PCB.
11. Conclusion
In this paper, all aspects related to SI, and PI of DDR2 and DDR3 implementation have been described. Use of Constraint Manager in ALLEGROTM makes implementation easy. While a four layer PCB implementation of 800 Mbps DDR2 and DDR3 appears to be feasible, DDR3-1600 Mbps will prove to be challenging. It will become clearer as the memory devices become available and one has a good handle on timing numbers.
References
[1] DDR2 SDRAM Specification, JEDEC JESD79-2B, January 2005. [2] DDR3 SDRAM Standard, JEDEC JESD79-3, June 2007. [3] Syed Bokhari, “Delay matching on Printed Circuit Boards”, Proceedings of the CDNLIVE 2006, San Jose. [4] Larry D Smith, and Jeffrey Lee, “Power Distribution System for JEDEC DDR2 memory DIMM, Proc. IEEE EPEP conference, Princeton, N.J., pp. 121-124, October 2003. [5] Hardware and layout design considerations for DDR2 SDRAM Memory Interfaces, Freescale semiconductor Application Note, Doc. No. AN2910, Rev. 2, 03/2007. [6] DDR2 design guide for 2 DIMM systems, Technical Note, Micron Technology Inc. TN-47-01, 2003. [7] https://www.wendangku.net/doc/5b6359710.html,/corporate/products-services/ip/SDRAM_Controller_whitepaper_Oct_2006.pdf [8] https://www.wendangku.net/doc/5b6359710.html,/products/dram/ddr2/partlist.aspx?speed=DDR2-800 [9] https://www.wendangku.net/doc/5b6359710.html,/products/dram/ddr3/partlist.aspx?speed=DDR3-1066

五款信号完整性仿真工具介绍

现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 (一)Ansoft公司的仿真工具 现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 Ansoft的信号完整性工具采用一个仿真可解决全部设计问题： SIwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。 该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。 它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何数量的过孔和信号引线条构成。仿真结果采用先进的3D图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿真器。 (二)SPECCTRAQuest Cadence的工具采用Sun的电源层分析模块： Cadence Design Systems的SpecctraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI。 该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。 有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。 SPECCTRAQuest是CADENCE公司提供的高速系统板级设计工具，通过它可以控制与PCB layout相应的限制条件。在SPECCTRAQuest菜单下集成了一下工具： （1）SigXplorer可以进行走线拓扑结构的编辑。可在工具中定义和控制延时、特性阻抗、驱动和负载的类型和数量、拓扑结构以及终端负载的类型等等。可在PCB详细设计前使用此工具，对互连线的不同情况进行仿真，把仿真结果存为拓扑结构模板，在后期详细设计中应用这些模板进行设计。 （2）DF/Signoise工具是信号仿真分析工具，可提供复杂的信号延时和信号畸变分析、IBIS 模型库的设置开发功能。SigNoise是SPECCTRAQUEST SI Expert和SQ Signal Explorer Expert进行分析仿真的仿真引擎，利用SigNoise可以进行反射、串扰、SSN、EMI、源同步及系统级的仿真。 （3）DF/EMC工具——EMC分析控制工具。 （4）DF/Thermax——热分析控制工具。 SPECCTRAQuest中的理想高速PCB设计流程： 由上所示，通过模型的验证、预布局布线的space分析、通过floorplan制定拓朴规则、由规

信号完整性需要重视的几大关键问题

信号完整性需要重视的几大关键问题 信号完整性是许多设计人员在高速数字电路设计中涉及的主要主题之一。信号完整性涉及数字信号波形的质量下降和时序误差，因为信号从发射器传输到接收器会通过封装结构、PCB走线、通孔、柔性电缆和连接器等互连路径。 当今的高速总线设计如LpDDR4x、USB 3.2 Gen1 / 2(5Gbps / 10Gbps)、USB3.2x2(2x10Gbps)、PCIe和即将到来的USB4.0(2x20Gbps)在高频数据从发送器流向接收器时会发生信号衰减。本文将概述高速数据速率系统的信号完整性基础知识和集肤效应、阻抗匹配、特性阻抗、反射等关键问题。 随着硅节点采用10nm、7nm甚至5nm工艺，这可以在给定的芯片尺寸下实现高集成度并增加功能。在移动应用中，趋势是更高的频率和更高的数据速率，并降低工作核心电压如0.9v、0.8V、0.56V甚至更低以优化功耗。 在较低的工作电压下以较高的频率工作会使阈值电平或给定位数据的数据有效窗口变小，从而影响走线和电源层分配功率以及“眼图”的闭合度。 由较高频率和较低工作电压引起的闭眼，增加了数据传输误差的机会，因而增加了误码率，这就需要重新传输数据流。重传会导致处理器在较长时间处于有源模式以重传数据流，这会导致移动应用更高的功耗并减少使用日(DOU)。

图1. 频率和较低电压对眼图张开的影响 在给定的高频设计中增加其它设计挑战如信号衰减、反射、阻抗匹配、抖动等时，很明显，信号损耗使接收器难以正确译出信息，从而增加了误差的机会。 数据流中的时钟采样 在接收器处，数据是在参考时钟的边缘处采样的。眼图张开越大，就越容易将采样CLK设置在给定位的中间以采样数据。任何幅值衰减、反射或任何抖动，都将使眼图更闭合并使数据有效窗口和有效位时间变得更窄，从而导致接收端出现误差。 图2. CLK采样 现在，让我们检查何时需要将通道或互连视为传输线，并查看在智能手机或平板电脑等系统中传输损耗的一些主要原因。

五款信号完整性仿真分析工具

SI 五款信号完整性仿真工具介绍 （一）Ansoft公司的仿真工具 现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB 设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，An soft公司的仿真工具能够从三维场求解的角度出发，对PCB 设计的信号完整性问题进行动态仿真。 Ansoft 的信号完整性工具采用一个仿真可解决全部设计问题： Slwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。 该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。 它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何 数量的过孔和信号引线条构成。仿真结果采用先进的3D 图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿 （二）SPECCTRAQuest Cade nee的工具采用Sun的电源层分析模块: Cade nee Design System 的SpeeetraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI 。 该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。 有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。 SPECCTRAQuest是CADENCE公司提供的高速系统板级设计工具，通过它可以控制与PCB layout相应的限制条件。在SPECCTRAQuest菜单下集成了一下工具： （1）SigXplorer 可以进行走线拓扑结构的编辑。可在工具中定义和控制延时、特性阻抗、驱动和负载的类型和数量、拓扑结构以及终端负载的类型等等。可在

信号完整性学习笔记

期待解决的问题： 1.为何AC耦合电容放在TX端； 2.为何有的电源或地平面要挖掉一块； 3.搞清楚反射； 4.搞清楚串扰； 5.搞清楚地弹； 6.搞清楚眼图； 7.搞清楚开关噪声； 8.各种地过孔的作用； 9.写一份学习总结。 自己总结： 从微观的角度讲，信号完整性研究的是电子在电场和磁场的作用下是如何运动的，以及这种运动会造成哪些电气特性产生什么变化。 从宏观的角度讲，信号完整性研究的是如何保证信号从源端传送到终端的过程中，失真的程度在要求的范围内。

第1章 四类基本信号完整性问题： 1、单一网络的信号质量：在信号路径和返回路径上由阻抗突变而引起的反射和失真。 2、两个或多个网络间的串扰：理想回路和非理想回路耦合的互电容和互电感。 3、电源分配系统中的轨道塌陷：电源和地网络中的阻抗压降。 4、来自元件或系统的电磁干扰。 阻抗： 1、任何阻抗突变，都会引起电压信号的反射和失真。 2、信号的串扰，是由相邻线条及其返回路径之间的电场和磁场的耦合引起的，信号线间的 互耦合电容和互耦合电感的阻抗决定了耦合电流的值。 3、电源供电轨道的塌陷，与电源分布系统（PDS）的阻抗有关。 4、最大的EMI根源是流经外部电缆的共模电流，此电流由地平面上的电压引起。在电缆周 围使用铁氧体扼流圈，增加共模电流所受到的阻抗，从而减小共模电流。

第2章时域与频域 频谱：在频域中，对波形的描述变为不同正弦波频率值的集合。每个频率值都有相关的幅度和相位。把所有这些频率值及其幅度值的集合称为波形的频谱。（在频域中，描述波形的方法） 频域中的频谱表示的是时域波形包含的所有正弦波频率的幅度。 计算时域波形频谱的唯一方法是傅立叶变换。 即使每个波形的时钟频率相同，然而他们的上升时间可能不同，因此带宽也不同。 每个严肃认真的工程师都应该至少用手工计算一次傅立叶积分来观察它的细节。 带宽：表示频谱中有效的最高正弦波频率分量。 把频谱中更高频率的分量都去掉，也能充分近似时域波形的特征。 信号的带宽就是幅度比理想方波幅度小3dB（50%）的那个最高频率。 上升时间与时钟周期什么关系？ 原则上讲，两者之间的唯一约束是：上升时间一定小于周期的50%。

PCB设计与信号完整性仿真

本人技术屌丝一枚，从事PCB相关工作已达8年有余，现供职于世界闻名的首屈一指的芯片设计公司，从苦逼的板厂制板实习，到初入Pcblayout，再到各种仿真的实战，再到今天的销售工作，一步一步一路兢兢业业诚诚恳恳，有一些相关领悟和大家分享。买卖不成也可交流。 1.谈起硬件工作，是原理图，pcb，码农的结合体，如果你开始了苦逼的pcblayout工作，那么将是漫长的迷茫之路，日复一日年复一年，永远搞不完的布局，拉线。眼冒金星不是梦。最多你可以懂得各种模块的不同处理方式，各种高速信号的设计，但永远只能按照别人的意见进行，毫无乐趣。 2.谈起EDA相关软件，形象的说，就普通的PROTEL/AD来说你可能只有3-6K，对于pads 可能你有5-8K，对于ALLEGRO你可能6-10K,你会哀叹做的东西一样，却同工不同酬，没办法这就是市场，我们来不得无意义的抱怨。 3.众所周知，一个PCB从业者最好的后路就是仿真工作，为什么呢？一；你可以懂得各种模块的设计原则，可以优化不准确的部分，可以改善SI/PI可以做很多，这往往是至关重要的，你可以最大化节约成本，减少器件却功效相同；二；从一个pcblayout到仿真算是水到渠成，让路走的更远； 三：现实的说薪资可以到达11-15K or more，却更轻松，更有价值，发言权，你不愿意吗？ 现在由于本人已技术转销售，现在就是生意人了哈哈，我也查询过各种仿真资料我发现很少，最多不过是Mentor Graphics 的HyperLynx ，candense的si工具，

但是他们真的太low了，精确度和完整性根本不能保证，最多是定性的能力，无法定量。真正的仿真是完整的die到die的仿真，是完整的系统的，是需要更高级的仿真软件，被收购的xxsigrity，xx ansys，hspicexx，adxx等等，这些软件才是真正的仿真。 本人提供各种软件及实战代码，例子，从基本入门到高级仿真，从电源仿真，到ddr仿真到高速串行仿真，应有尽有，，完全可以使用，想想以后的高薪，这点投入算什么呢？舍不得孩子套不住狼哦。 所有软件全兼容32位和64位系统。 切记本人还提供学习手册，你懂的，完全快速进入仿真领域。你懂的！ 希望各位好好斟酌，自己的路是哪个方向，是否想更好的发展，舍得是哲学范畴，投资看得是利润的最大化，学会投资吧，因为他值得拥有，骚年！ 注：本人也可提供培训服务，面面俱到，形象具体，包会！ 有购买和学习培训兴趣的请联系 QQ:2941392162

高速电路中的信号完整性问题

高速电路中的信号完整性问题 许致火 （07级信号与信息处理 学号 307081002025) 1 信号完整性问题的提出 一般来讲，传统的低频电路设计对于电子工程师并不是多么复杂的工作。因为在低于30MHz的系统中并不要考虑传输线效应等问题，信号特性保持完好使得系统照常能正常工作。但是随着人们对高速实时信号处理的要求，高频信号对系统的设计带来很大的挑战。电子工程师不仅要考虑数字性能还得分析高速电路中各种效应对信号原来 面目影响的问题。 输入输出的信号受到传输线效应严重的影响是我们严峻的挑战 之一。在低频电路中频率响应对信号影响很小，除非是传输的媒介的长度非常长。然而伴随着频率的增加，高频效应就显而易见了。对于一根很短的导线也会受到诸如振玲、串扰、信号反射以及地弹的影响，这些问题严重地损害了信号的质量，也就是导致了信号完整性性能下降。 2 引起信号完整性的原因 2.1 传输线效应 众所周知，传输线是用于连接发送端与接收段的连接媒介。传统的比如电信的有线线缆能在相当长的距离范围内有效地传输信号。但是高速的数字传输系统中，即使对于PCB电路板上的走线也受到传输线效应的影响。如图1所示，对于不同高频频率的PCB板上的电压分布是不同的。 图 1 PCB在不同频率上的电压波动

因为低频电路可以看成是一个没有特性阻抗、电容与电感寄生效应的理想电路。高速电路中高低电平的快速切换使得电路上的走线要看成是阻抗、电容与电感的组合电路。其等效电路模型如图2所示。导线的阻抗是非常重要的概念，一旦传输路径上阻抗不匹配就会导致信号的质量下降。 图 2 传输线等效电路模型 由图2的模型可得电报方程： 2.2 阻抗不匹配情况 信号源输出阻抗（Zs）、传输线上的阻抗（Zo）以及负载的阻抗（ZL）不相等时，我们称该电流阻抗不匹配。也这是说信号源的能量没有被负载全部吸收，还有一部分能量被反射回信号源方向了。反射后又被信号源那端反射给负载，除了吸收一部分外，剩下的又被反射回去。这个过程一直持续，直到能量全部被负载吸收。这样就会出现过冲与下冲(Overshoot/Undershoot)、振铃(ring)、阶梯波形(Stair-step Waveform)现象，这些现象的产生导致信号出现错误。 当传输媒介的特性阻抗与负载终端匹配时，阻抗就匹配了。对于PCB板来说，我们可以选取合适的负载终端策略及谨慎地选择传输介

于博士信号完整性分析入门(修改)

于博士信号完整性分析入门 于争 博士 https://www.wendangku.net/doc/5b6359710.html, for more information,please refer to https://www.wendangku.net/doc/5b6359710.html, 电设计网欢迎您

什么是信号完整性? 如果你发现，以前低速时代积累的设计经验现在似乎都不灵了，同样的设计，以前没问题，可是现在却无法工作，那么恭喜你，你碰到了硬件设计中最核心的问题：信号完整性。早一天遇到，对你来说是好事。 在过去的低速时代，电平跳变时信号上升时间较长，通常几个ns。器件间的互连线不至于影响电路的功能，没必要关心信号完整性问题。但在今天的高速时代，随着IC输出开关速度的提高，很多都在皮秒级，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。另外，对低功耗追求使得内核电压越来越低，1.2v内核电压已经很常见了。因此系统能容忍的噪声余量越来越小，这也使得信号完整性问题更加突出。 广义上讲，信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。 信号完整性问题的根源在于信号上升时间的减小。即使布线拓扑结构没有变化，如果采用了信号上升时间很小的IC芯片，现有设计也将处于临界状态或者停止工作。 下面谈谈几种常见的信号完整性问题。 反射： 图1显示了信号反射引起的波形畸变。看起来就像振铃，拿出你制作的电路板，测一测各种信号，比如时钟输出或是高速数据线输出，看看是不是存在这种波形。如果有，那么你该对信号完整性问题有个感性的认识了，对，这就是一种信号完整性问题。 很多硬件工程师都会在时钟输出信号上串接一个小电阻，至于为什么，他们中很多人都说不清楚，他们会说，很多成熟设计上都有，照着做的。或许你知道，可是确实很多人说不清这个小小电阻的作用，包括很多有了三四年经验的硬件工程师，很惊讶么?可这确实是事实，我碰到过很多。其实这个小电阻的作用就是为了解决信号反射问题。而且随着电阻的加大，振铃会消失，但你会发现信号上升沿不再那么陡峭了。这个解决方法叫阻抗匹配，奥，对了，一定要注意阻抗匹配，阻抗在信号完整性问题中占据着极其重要的

DDR3信号完整性与电源完整性设计

DesignCon 2011 Signal and Power Integrity for a 1600 Mbps DDR3 PHY in Wirebond Package June Feng, Rambus Inc. [Email: jfeng@https://www.wendangku.net/doc/5b6359710.html,] Ralf Schmitt, Rambus Inc. Hai Lan, Rambus Inc. Yi Lu, Rambus Inc.

Abstract A DDR3 interface for a data rate of 1600MHz using a wirebond package and a low-cost system environment typical for consumer electronics products was implemented. In this environment crosstalk and supply noise are serious challenges and have to be carefully optimized to meet the data rate target. We are presenting the signal and power integrity analysis used to optimize the interface design and guarantee reliable system operation at the performance target under high-volume manufacturing conditions. The resulting DDR3 PHY was implemented in a test chip and achieves reliable memory operations at 1600MHz and beyond. Authors Biography June Feng received her MS from University of California at Davis, and BS from Beijing University in China. From 1998 to 2000, she was with Amkor Technology, Chandler, AZ. She was responsible for BGA package substrate modeling and design and PCB characterization. In 2000, she joined Rambus Inc and is currently a senior member of technical staff. She is in charge of performing detailed analysis, modeling, design and characterization in a variety of areas including high-speed, low cost PCB layout and device packaging. Her interests include high-speed interconnects modeling, channel VT budget simulation, power delivery network modeling and high-frequency measurements. Ralf Schmitt received his Ph.D. in Electrical Engineering from the Technical University of Berlin, Germany. Since 2002, he is with Rambus Inc, Los Altos, California, where he is a Senior Manager leading the SI/PI group, responsible for designing, modeling, and implementing Rambus multi-gigahertz signaling technologies. His professional interests include signal integrity, power integrity, clock distribution, and high-speed signaling technologies. Hai Lan is a Senior Member of Technical Staff at Rambus Inc., where he has been working on on-chip power integrity and jitter analysis for multi-gigabit interfaces. He received his Ph.D. in Electrical Engineering from Stanford University, M.S. in Electrical and Computer Engineering from Oregon State University, and B.S. in Electronic Engineering from Tsinghua University in 2006, 2001, and 1999, respectively. His professional interests include design, modeling, and simulation for mixed-signal integrated circuits, substrate noise coupling, power and signal integrity, and high-speed interconnects. Yi Lu is a senior systems engineer at Rambus Inc. He received the B.S. degree in electrical engineer and computer science from U.C. Berkeley in 2002 with honors. In 2004, he received the M.S. degree in electrical engineering from UCLA, where he designed and fabricated a 3D MEMS microdisk optical switch. Since joining Rambus in 2006, he has been a systems engineer designing various memory interfaces including XDR1/2 and DDR2/3.

allegro SI 信号完整性仿真介绍

基于Cadence Allegro SI 16.3的信号完整性仿真 信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。 信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。 反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。此时信号功率没有全部传输到负载处，有一部分被反射回来了。在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。 串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。当信号的边沿速率低于1ns时，串扰问题就应该考虑了。如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。在Cadence 的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真，可以设置的扫描参数有：PCB 的介电常数，介质的厚度，沉铜厚度，信号线长度和宽度，信号线的间距．仿真时还必须指定一个受侵害的信号线，也就是考察另外的信号线对本条线路的干扰情况，激励设置为常高或是常低，这样就可以测到其他信号线对本条信号线的感应电压的总和，从而可以得到满足要求的最小间距和最大并行长度。 过冲是由于电路切换速度过快以及上面提到的反射所引起的信号跳变，也就是信号第一个峰值超过了峰值或谷值的设定电压。下冲是指下一个谷值或峰值。过分的过冲能够引起保护二极管工作，导致过早地失效，严重的还会损坏器件。过分的下冲能够引起假的时钟或数据错误。它们可以通过增加适当端接予以减少或消除。 在Cadence的信号仿真软件中，将以上的信号完整性问题都放在反射参数中去度量。在接收和驱动器件的IBIS模型库中，我们只需要设置不同的传输线阻抗参数、电阻值、信号传输速率以及选择微带线还是带状线，就可以通过仿真工具直接计算出信号的波形以及相应的数据，这样就可以找出匹配的传输线阻抗值、电阻值、信号传输速率，在对应的PCB软件Allegro中，就可以根据相对应的传输线阻抗值和信号传输速率得到各层中相对应信号线的宽度(需提前设好叠层的顺序和各参数)。选择电阻匹配的方式也有多种，包括源端端接和并行端接等，根据不同的电路选择不同的方式。在布线策略上也可以选择不同的方式：菊花型、星型、自定义型，每种方式都有其优缺点，可以根据不同的电路仿真结果来确定具体的选择方式。

信号完整性分析

信号完整性背景 信号完整性问题引起人们的注意，最早起源于一次奇怪的设计失败现象。当时，美国硅谷一家著名的影像探测系统制造商早在7 年前就已经成功设计、制造并上市的产品，却在最近从生产线下线的产品中出现了问题，新产品无法正常运行，这是个20MHz 的系统设计，似乎无须考虑高速设计方面的问题，更为让产品设计工程师们困惑的是新产品没有任何设计上的修改，甚至采用的元器件型号也与原始设计的要求一致，唯一的区别是 IC 制造技术的进步，新采购的电子元器件实现了小型化、快速化。新的器件工艺技术使得新生产的每一个芯片都成为高速器件，也正是这些高速器件应用中的信号完整性问题导致了系统的失败。随着集成电路(IC)开关速度的提高，信号的上升和下降时间迅速缩减，不管信号频率如何，系统都将成为高速系统并且会出现各种各样的信号完整性问题。在高速PCB 系统设计方面信号完整性问题主要体现为：工作频率的提高和信号上升/下降时间的缩短，会使系统的时序余量减小甚至出现时序方面的问题；传输线效应导致信号在传输过程中的噪声容限、单调性甚至逻辑错误；信号间的串扰随着信号沿的时间减少而加剧；以及当信号沿的时间接近0.5ns 及以下时，电源系统的稳定性下降和出现电磁干扰问题。

信号完整性含义 信号完整性(Signal Integrity)简称SI，指信号从驱动端沿传输线到达接收端后波形的完整程度。即信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。从广义上讲，信号完整性问题指的是在高速产品中由互连线引起的所有问题，主要表现为五个方面:

信号完整性问题

二信号的完整性问题及解决办法 两个方面（时序和电平） 信号完整性(Signal Integrity)是指信号未受到损伤的一种状态，它表示信号质量和信号传输后仍保持正确的功能特性。良好的信号完整性是指在需要时信号仍能以正确的时序和电压电平值作出响应。随着高速器件的使用和高速数字系统设计越来越多，系统数据速率、时钟速率和电路密集度都在不断增加。在这种设计中，系统快斜率瞬变和工作频率很高，电缆、互连、印制板(PCB)和硅片将表现出与低速设计截然不同的行为，即出现信号完整性问题。 信号完整性问题能导致或者直接带来信号失真，定时错误，不正确数据、地址和控制线以及系统误工作甚至系统崩溃，解决不好会严重影响产品性能并带来不可估量的损失，已成为高速产品设计中非常值得注意的问题。 信号完整性问题的真正起因是不断缩减的信号上升与下降时间。一般来说，当信号跳变比较慢即信号的上升和下降时间比较长时，PCB中的布线可以建模成具有一定数量延时的理想导线而确保有相当高的精度。此时，对于功能分析来说，所有连线延时都可以集总在驱动器的输出端，于是，通过不同连线连接到该驱动器输出端的所有接收器的输入端在同一时刻观察都可得到相同波形。然而，随着信号变化的加快，信号上升时间和下降时间缩短，电路板上的每一个布线段由理想的导线转变为复杂的传输线。此时信号连线的延时不能再以集总参数模型的方式建模在驱动器的输出端，同一个驱动器信号驱动一个复杂的PCB连线时，电学上连接在一起的每一个接收器上接收到的信号就不再相同。从实践经验中得知，一旦传输线的长度大于驱动器上升时间或者下降时间对应的有效长度的1/6，传输线效应就会出来，即出现信号完整性问题，包括反射、上冲和下冲、振荡和环绕振荡、地电平面反弹和回流噪声、串扰和延迟等。表1列出了高速电路设计中常见的信号完整性问题，以及可能引起该信号完整性的原因，并给出了相应的解决方法。目前，解决信号完整性问题的方法主要有电路设计、合理布局和建模仿真。电路设计中，通常采用以下方法来解决信号完整性问题：·控制同步切换输出数量，控制各单元的最大边沿速率(dI/dt和dV/dt)，从而得到最低且可接受的边沿速率；·为高输出功能块(如时钟驱动器)选择差分信号；·在传输线上端接无源元件(如电阻、电容等)，以实现传输线与负载间的阻抗匹配。端接策略的选择应该是对增加元件数目、开关速度和功耗的折中，且端接串联电阻R或RC电路应尽量靠近激励端或接收端。布线非常重要，设计者应该在不违背一般原则的前提下，利用现有的设计经验，综合多种可能的方案，优化布线，消除各种潜在的问题。一方面要充分利用现有的、已经过验证的布线经验，将它们应用于布线工作中；另一方面要积极利用一些信号完整性方面的仿真工具，约束、指导布线。合理进行电路建模仿真是最常见的信号完整性解决方法。在高速电路设计中，仿真分析越来越显示出优越性。它给设计者以准确、直观的设计结果，便于及早发现问题，及时修改，从而缩短设计时间，降低设计成本。在进行电路建模仿真过程中，设计者应对

《信号完整性与电源完整性的仿真分析与设计》

信号完整性与电源完整性的仿真分析与设计 1简介 信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度。在讨论信号完整性设计性能时，如指定不同的收发参考端口，则对信号还原程度会用不同的指标来描述。通常指定的收发参考端口是发送芯片输出处及接收芯片输入处的波形可测点，此时对信号还原程度主要依靠上升/下降及保持时间等指标来进行描述。而如果指定的参考收发端口是在信道编码器输入端及解码器输出端时，对信号还原程度的描述将会依靠误码率来描述。 电源完整性是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。同样，对于同一系统中同一个器件的正常工作条件而言，如果指定的端口不同，其工作电源要求也不同（在随后的例子中将会直观地看到这一点）。通常指定的器件参考端口是芯片电源及地连接引脚处的可测点，此时该芯片的产品手册应给出该端口处的相应指标，常用纹波大小或者电压最大偏离范围来表征。 图一是一个典型背板信号传输的系统示意图。本文中“系统”一词包含信号传输所需的所有相关硬件及软件，包括芯片、封装与PCB板的物理结构，电源及电源传输网络，所有相关电路实现以及信号通信所需的协议等。从设计目的而言，需要硬件提供可制作的支撑及电信号有源/无源互联结构；需要软件提供信号传递的传输协议以及数据内容。

图1 背板信号传输的系统示意图 在本文的以下内容中，将会看到由于这些支撑与互联结构对电信号的传输呈现出一定的频率选择性衰减，从而会使设计者产生对信号完整性及电源完整性的担忧。而不同传输协议及不同数据内容的表达方式对相同传输环境具备不同适应能力，使得设计者需要进一步根据实际的传输环境来选择或优化可行的传输协议及数据内容表达方式。 为描述方便起见以下用“完整性设计与分析”来指代“信号完整性与电源完整性设计与分析”。 2 版图完整性问题、分析与设计 上述背板系统中的硬件支撑及无源互联结构基本上都在一种层叠平板结构上实现。这种层叠平板结构可以由三类元素组成：正片结构、负片结构及通孔。正片结构是指该层上的走线大多为不同逻辑连接的信号线或离散的电源线，由于在制版光刻中所有的走线都会以相同图形的方式出现，所以被称为正片结构，有时也被称为信号层；负片结构则是指该层上基本上是相同逻辑连接的一个或少数几个连接（通常是电源连接或地连接），通常会以大面积敷铜的方式来实现，此时光刻工艺中用相反图形来表征更加容易，所以被称为负片结构，有时也称为平面层（细分为电源平面层和地平面层）；而通孔用来进行不同层之间的物理连接。目前的制造工艺中，无论是芯片、封装以及PCB 板大多都是在类似结构上实现。 1001010… -0.50.00.51.01.5 -1.0 2.0V c o r e , V

高速信号与信号完整性分解

什么是高速数字信号？ 高速数字信号由信号的边沿速度决定，一般认为上升时间小于4倍信号传输延迟时可视为高速信号，而高频信号是针对信号频率而言的。高速电路涉及信号分析、传输线、模拟电路的知识。错误的概念是：8KHz帧信号为低速信号。多高的频率才算高速信号？ 当信号的上升/下降沿时间< 3~6倍信号传输时间时,即认为是高速信号. 对于数字电路，关键是看信号的边沿陡峭程度，即信号的上升、下降时间,信号从10%上升到90%的时间小 于6倍导线延时,就是高速信号! 即使8KHz的方波信号,只要边沿足够陡峭,一样是高速信号,在布线时需要使用传输线理论。 信号完整性研究：什么是信号完整性? 时间:2009-03-11 20:18来源:sig007 作者:于博士点击:1813次 信号完整性主要是指信号在信号线上传输的质量，当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性。当信号不能正常响应或者信号质量不能使系统长期稳定工作时，就出现了信号完整性问题，信号完整性主要表现在延迟、反射、串扰、时序、振荡等几个方面。一般认为，当系统工作在50MHz时，就会产生信号完整性问题，而随着系统和器件频率的不断攀升，信号完整性的问题也就愈发突出。元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等 这些问题都会引起信号完整性问题，导致系统工作不稳定，甚至完全不能正常工作。 1、什么是信号完整性（Singnal Integrity）？ 信号完整性（Singnal Integrity）是指一个信号在电路中产生正确的相应的能力。信号具有良好的信号完整性（Singnal Integrity）是指当在需要的时候，具有所必须达到的电压电平数值。主要的信号完整性问题包括反射、振荡、地弹、串扰等。常见信号完整性问题及解决方法： 问题可能原因解决方法其他解决方法 过大的上冲终端阻抗不匹配终端端接使用上升时间缓慢的驱动源 直流电压电平不好线上负载过大以交流负载替换直流负载在接收端端接，重新布线或检查地平面

信号完整性之初识信号反射

信号完整性之初识信号反射 版本号更改描述更改人日期 1.0 第一次撰稿 eco 2013-10-19 E-mial：zhongweidianzikeji@https://www.wendangku.net/doc/5b6359710.html, QQ：2970904654 反射产生的原因 在《和信号完整性有关的几个概念》中我们已经简单的介绍了“反射”这厮。在下认为 “信号反射”在电路中是不可避免的，不论是高速电路还是低速电路。而我们只能用一些办 法去优化电路，去优化PCB的布局布线，从而降低反射的大小或者在信号反射时避免对电 路的操作。 为什么信号反射无法完全消除，在高速和低速电路中都会存在，在下鄙见如下： V = 3x10^8 / sqrξ 式1 其中：V是带状线中信号传播的速度（m/s），3x10^8是光速(m/s)，ξ是介电常数。 由式1可知，信号的传播速度只与物质的介电常数有关，在基材相同的情况下，不论在 高速电路中还是在低速电路中信号都会以相同的速度传播。在基材为FR4的电路板中，介 电常数ξ一般为4左右，由式1我们可以计算出信号的传播速度V = 3x10^8 / sqr(4) = 1.5x10^8 m/s,转换单位后约为6in/ns，这就是为什么很多资料上喊信号在FR4材料中的传 播速度为6in/ns（注：1mil = 0.0254mm； 1inch = 25.4mm。对于这个单位转化，感兴趣 的人一定要自己计算计算，享受过程可以让你更快乐更智慧哦）。1.5x10^8 m/s（6in/ns） 速度极快了吧，设想山间小溪，小溪中的水流以1.5x10^8 m/s流动，流动中突遇一石头便 会荡起无数涟漪，迸射无数水花。溪中这块石头意味着阻抗失配。综上所述，我们姑且把这 水流现象近似看作电路中的信号反射。 为了给大家一个直观的感受，在下从网上找了两张图片，见图1、图2。很多时候有些 东西是说不清道不明的，关键看大家如何去想，如何去悟。我建议大家应该看着这个水流冥 想一下。 图1 这就是电流

信号完整性的一些基本概念汇总

信号完整性 什么是电磁干扰（EMI）和电磁兼容性(EMC)? (Electromagnetic Interference)，有传导干扰和辐射干扰两种。传导干扰是指通过导电介质把一个电网络上的信号耦合（干扰）到另一个电网络。辐射干扰是指干扰源通过空间把其信号耦合（干扰）到另一个电网络。在高速PCB及系统设计中，高频信号线、集成电路的引脚、各类接插件等都可能成为具有天线特性的辐射干扰源，能发射电磁波并影响其他系统或本系统内其他子系统的正常工作。 自从电子系统降噪技术在70年代中期出现以来，主要由于美国联邦通讯委员会在1990年和欧盟在1992提出了对商业数码产品的有关规章，这些规章要求各个公司确保它们的产品符合严格的磁化系数和发射准则。符合这些规章的产品称为具有电磁兼容性EMC（Electromagnetic Compatibility）。 什么是信号完整性(signal integrity)? 信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。 什么是反射(reflection)? 反射就是在传输线上的回波。信号功率(电压和电流)的一部分传输到线上并达到负载处，但是有一部分被反射了。如果源端与负载端具有相同的阻抗，反射就不会发生了。 源端与负载端阻抗不匹配会引起线上反射，负载将一部分电压反射回源端。如果负载阻抗小于源阻抗，反射电压为负，反之，如果负载阻抗大于源阻抗，反射电压为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化均会导致此类反射。 什么是串扰(crosstalk)? 串扰是两条信号线之间的耦合，信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。 什么是过冲(overshoot)和下冲(undershoot)? 过冲就是第一个峰值或谷值超过设定电压——对于上升沿是指最高电压而对于下降沿是指最低电压。下冲是指下一个谷值或峰值。过分的过冲能够引起保护二极管工作，导致过早地失效。过分的下冲能够引起假的时钟或数据错误(误操作)。 什么是振荡(ringing)和环绕振荡（rounding）? 振荡的现象是反复出现过冲和下冲。信号的振荡和环绕振荡由线上过度的电感和电容引起，振荡属于欠阻尼状态而环绕振荡属于过阻尼状态。信号完整性问题通常发生在周期信号中，如时钟等，振荡和环绕振荡同反射一样也是由多种因素引起的，振荡可以通过适当的端接予以减小，但是不可能完全消除。

信号完整性

3.2 信号完整性仿真 3.2.1 信号完整性基础 高速PCB的信号线必须按照传输线理论去设计，否则就会产生反射、串扰、过冲和下冲等问题而严重影响信号的完整性。信号完整性是指信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了误触发、阻尼振荡、过冲、欠冲等时钟间歇振荡和数据出错等信号完整性问题。当频率超过50MHz或信号上升时间Tr小于6倍传输线延时时，系统的设计必然面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性问题。以下是印象信号完整性的一些现象。 ①反射 反射就是信号在传输线上的回波现象。此时信号功率没有全部传输到负载处，有一部分被反射回来了。在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。根据负载阻抗和源阻抗的关系大小相同，反射电压可能为正，也可能为负。如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接受数据错误。如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。一般布线的几何形状、不正确的线端接、经过连接器的传输以及电源平面的不连续等因素均会导致此类反射。；另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。 ②串扰 在所有的信号完整性问题中，串扰现象是非常普遍的。串扰可能会出现在芯片内部，也可能出现在电路板、连接器、芯片封装以及线缆上。串扰是指在两个不同的电性能之间的相互作用。产生串扰被称为Aggressor，而另一个收到串扰的被称为Victim。通常，一个网络既是入侵者，又是受害者。振铃和地弹都属于信号完整性问题中单信号线的现象，串扰则是自同一块PVB板上的两条信号线与地平面引起的，故也称为三线系统。串扰是两条信号线之间的耦合，信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流，而感性耦合引起耦合电压。PCB板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。 ③过冲和下冲 过冲就是第一个峰值或谷值超过设定电压——对于上升沿是指最高电压，而