1.从好用来说,肯定是Xilinx的好用,不过Altera的便宜

1.从好用来说,肯定是Xilinx的好用,不过Altera的便宜

Altera的FPGA的短线资源经常不够用，经常要占用LE来充当布线资源〔这也是什么原因Altera的FPGA能够廉价的缘故，资源少些所以廉价〕，然而假如你是高手，也能把他的性能发挥得很好。

另外确实是关于块RAM，Xilinx的双口RAM是真的，Altera的没有双口RAM，假如你要实现真正的双口RAM，只能用两块RAM来背靠背地实现，如此你的RAM资源就少了一半，假如你的应用对片内双口RAM的需求很重要，用Altera的就划不来。

2.Xilinx与Altera FPGA比较系列之一逻辑资源速度

一开始没想到那个比较会得到大伙的关注，纯粹是出于自己的兴趣。两个厂商都会宣称自己某一方面比对方好，到底是谁的更好呢？这确信是个仁者见仁，智者见智的问题。最近这段时间比较忙，项目到了比较关键的阶段，加上其他一些杂七杂八的情况，很难有比较完整的时间坐下来完成报告，直到今天才差不多把一些文档整理完。在整理的过程中，越来越觉得很难比较两者之间的速度，因为相关的因素实在太多了。软件的好坏，器件本身的延迟，设计等等对最优的速度都有着相当大的妨碍。做速度比较用的滤波器很难代表其他的设计，确实是抛砖引玉，盼望能够和大伙一起讨论FPGA的速度那个问题。在整理过程中，发明了许多很有趣的情况，比如StratixIII和StratixII的速度区别等。为此，作者做了一些简单的实验，盼望能够找到合理的解释，来分析出现这些现象的缘故。

编译之前的考虑

依照作者自己的一些经验，作者把常用的一些开关打开了，以便更好的优化速度。另外，有一些选项作者拿不准是否两个软件都有相似的开关，就没有打开。

为了使得比较更加合理，作者尽可能选择门数和IO速度都比较接近的FPGA。

Xilinx采纳ISE9.1ServicePack1版本，Altera采纳Quartus7.1ServicePa ck1版本，

Xilinx:

Altera

编译结果

作者采纳了两种形式的滤波器来比较两者的速度。第一种实现形式是57阶F IR滤波器,8比特输入数据,8比特输出数据,13比特系数,滤波器采纳转置形式的结构。

下面是得到的测试结果。

表1转置形式滤波器

第二种实现方式是相同的滤波器，采纳直截了当形式的结构，乘完之后的数据按照四输入加法的方式求和。

下面是得到的测试结果。

表2直截了当形式滤波器

一些简单的结论

1. 从表1能够看出，Altera的FPGA运行速度快许多。Strati

xII比V4的速度高出尤其多。

2. 表1,2的结果说明StratixIII的速度比StratixII的没有

显著的增加。Xilinx的V5比V4速度提升了许多。

3. 关于直截了当形式的FIR滤波器，一个有趣的现象是Strat

ixII比V4快，然而V5比StratixIII快。

为了能够更好的理解造成这些差异的缘故，下面对两个公司的FPGA做进一步的分析。首先，作者对32bit的加法在两个FPGA进行编译，比较两者的速度。

表132-bit加法器速度

从上面的表格来看，Xilinx的V5比V4速度提高了许多，尤其是逻辑资源的加法器速度。Xilinx的V5一位进位逻辑延迟为83ps，寄存器输出延迟为326ps,最低位加法延迟为318ps。Xilinx的V4一位进位逻辑延迟为66ps，寄存器输出延迟为258ps,最低位加法延迟为433ps。Altera的StratixIII比StratixII只提高了一些，然而并不是太大。临时没有找到Altera的进位逻辑的延迟参数，S tratixII寄存器输出延迟为94ps,StratixIII为

下面我们来看看乘法器的情况。那个地方我比较了两种乘法器：两个输入可变〔下面称为可变乘法器〕，一个输入可变〔下面称为固定系数乘法器〕。分别针对16bit和8bit情况做了比较，依旧采纳纯逻辑资源来实现上述运算。关于一个输入可变的情况，另外一个数我用的是有符号数的最大值，即8bit的0x7F 和16bit的0x7FFF。

下面的一些表格给出了一些测试结果。

表2两个输入可变16bit乘法器

表3一个输入可变16bit乘法器

表4两个输入可变8bit乘法器

表5一个输入可变8bit乘法器

从以上的表格能够看出Altera的可变输入乘法器比Xilinx略微快一些。固定系数乘法器比Xilinx速度高出许多〔由于Quartus优化的缘故，下面会专门分析〕。Xilinx的V5比V4速度有了较大的提高，而StratixIII的速度比Str atixII没有明显的提高。

Quartus软件能够对固定系数乘法器做优化，比如与0x7F相乘，等价于先与0x080相乘，然后减去被乘数。我使用了另外一个系数0x7D，结果发明速度明显下降，StratixIIIC2的最高速度只有253MHz，而占用的资源却增加许多。因为这一点，也导致了在实现转置形式的FIR滤波器〔速度要紧局限在固定系数乘法器〕上，Altera不仅能够少用一部分资源，速度比Xilinx快许多。

上次的分析还剩下一点点尾巴，确实是查找直截了当形式滤波器XilinxV5比AlteraS3快的缘故。

在对直截了当形式的滤波器做比较时，发明Xilinx的V5比Altera的S3要快一些，时序分析报告显示关键路径在乘完之后的求和运算。我单独把求和运算做了分析，下面是得到的结果。奇怪的是这种情况下Xilinx的V5比Altera的S3要慢一些。可能是其他缘故造成了上述的差别，今后再接着研究那个问题。

下一个系列接着研究直截了当形式和转置形式滤波器采纳DSP块的一些实现情况。

大伙明白，高端的FPGA中都有为数许多的DSP块，里边要紧包括一些18X18的乘法器，以及加法器等单元，相邻的DSP往往能够通过专用的连线互连，从而实现滤波器的级联设计，提高滤波器的运行速度。Xilinx和Altera的DSP块有所差别，Xilinx的DSP模块能够做18X18乘法，18X18乘累加运算，18X18乘加运算等，其中累加器能够到48位宽，厂家标称的最高速度位500MHz。Altera 的DSP块能够分解成为8X8,16X16,32X32块，能够完成乘法，乘累加，乘加等运算，厂家标称的最高速度为450MHz。

下面的表格给出了一些综合结果。

一些简单的分析：

1、Xilinx之因此速度比Altera慢一个缘故可能是ISE综合时可能需要加

一些约束才能够达到最正确状态，就这件情况我曾经咨询过Xilinx的应

用工程师，她给了我一个使用Synplify综合的结果，速度明显比我使用ISE的好许多。

2、有关Xilinx的DSPBlock，我还试了许多其他的模块，包括简单的乘法

器等，然而都不能达到器标称的500MHz，另外，ISE不能支持随意的写

法，对代码的风格有一定的要求，比如，需要写成同步reset，如此才能被综合到DSPBlock当中。

首先,Xilinx和Altera的FPGADSP功能差不多相同,两者差不多上能够实现相近的功能.比较小的差别是，Xilinx的DSP模块能够在模块内做乘累加运算,而Altera的必须借助逻辑资源实现.另外,两者的速度有所区别,XilinxV4标称最高速度为500MHz,而AlteraS2标称最高速率为450MHz. 在实际使用过程当中,厂商的参数当然重要,然而用户的使用对性能的妨碍也是特别大的.我在Altera 的S2C3上用综合工具自动识别*,以及调用IPcore,发明两者的结果一致,关于16X16的乘法器速度是367.65MHz,关于8X8乘法器的速度是375.94MHz.Altera 的IPcore对流水线的支持相对较少,只有2级.Xilinx综合工具大概并没有那么智能,只能把*识别出来,用IPcore的0级流水线替代,而不能将乘法后跟随的一级流水线自己吸收到IPcore中.只是Xilinx的乘法器提供了18级流水线选择,因而采纳IPcore例化实现的乘法器速度大大的提升.我做的一个结果(V4-12),采纳综合工具infer出乘法器的速度是189MHz,而采纳IPcore例化的方法实现的为260MHz和611MHz,分别对应一级流水线和两级流水线结构.

从以上实验结果以及笔者的使用经验来看,大概Altera的软件的智能程度稍高一些,然而Xilinx的硬件功能更强.在本例子当中,通过例化IPcore,能够大大提高乘法器的速度.假如采纳Xilinx的FPGA,在项目前期时能够采纳综合工具infer,留两级流水线待今后例化IPcore使用,如此一方面能够达到原型平台的快速开发,用能够保证以后性能的改进和提高.而采纳altera的FPGA,大概软件差不多解决了以上问题,利用IPcore例化的效果并不明显.

电源线承受电流计算

电源线承受电流计算 工作温度30℃，长期连续90％负载下的载流量如下： 1.5平方毫米――14A, 2.5平方毫米――26A, 4平方毫米――32A， 6平方毫米――47A 16平方毫米――92A 25平方毫米――120A 平方毫米――150A 电流换算功率： 1A＝220W，10A＝2200W，依此类推。 如果载流量是14A的铜线，就是：220W×14＝3080W, 那么1.5平方铜线功率是3.08千瓦。 铜芯电线允许长期电流 2.5 平方毫米(16A～25A) 4平方毫米(25A～32A) 6平方毫米(32A～40A) 铝芯电线允许长期电流

2.5 平方毫米(13A～20A) 4平方毫米( 20A～25A) 6平方毫米( 25A～32A) 举例说明 1、每台计算机耗电约为200～300W(约1～1.5A)，那么10台计算机就需要一条2.5 平方毫米的铜芯电线供电，否则可能发生火灾。 2、大3匹空调耗电约为3000W(约14A)，那么1台空调就需要单独的一条2.5 平方毫米的铜芯电线供电。 3、现在的住房进线一般是4平方毫米的铜线，因此，同时开启的家用电器不得超过25A(即5500瓦)，有人将房屋内的电线更换成6平方毫米的铜线是没有用处的，因为进入电表的电线是4平方毫米的。 4、早期的住房(15年前) 进线一般是2.5平方毫米的铝线，因此，同时开启的家用电器不得超过13A(即2800瓦)。 5、耗电量比较大的家用电器是：空调5A(1.2匹)，电热水器10A，微波炉4A，电饭煲4A，洗碗机8A，带烘干功能的洗衣机10A，电开水器4A。 在电源引起的火灾中，有90％是由于接头发热造成的，因此所有的接头均要焊接，不能焊接的接触器件5～10年必须更换(比如插座、空气开关等)。

xilinx FPGA SelectIO模块资料

5.1.6 SelectIO模块 Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。 图5-24 I/O 片结构图 本小节就以下几个方面介绍Virtex-6 的SelectIO 资源。 (1) SelectIO 的电气特性。 (2) SelectIO 的逻辑资源——ILOGIC 资源和OLOGIC 资源。 (3) SelectIO 的高级逻辑资源——ISERDES 资源、OSERDES 资源和Bitslip。 一、SelectIO IO 的电气特性 所有的Virtex-6 FPGA 有高性能的可配置SelectIO 驱动器与接收器，支持非常广泛的接口标准。强大的功能SelectIO 包括输出强度和斜率的可编程控制以及使用数控阻抗（DCI）的片上终端。

IOB 包含输入、输出和三态SelectIO 驱动器。支持单端I/O 标准（LVCMOS、 HSTL、SSTL）和差分I/O 标准（LVDS、HT、LVPECL、BLVDS、差分HSTL 和SSTL）。 注意：差分输入和VREF 相关输入由VCCAUX 供电。 IOB、引脚及内部逻辑的连接如图5-25 所示。 图5-25 IOB、引脚及内部逻辑连接图 IOB 直接连接ILOGIC/OLOGIC 对，该逻辑对包含输入和输出逻辑资源，可实现数据和三态控制。ILOGIC和OLOGIC可分别配置为ISERDES和OSERDES。Xilinx软件库提供了大量与I/O相关的原语，在例化这些原语时，可以指定I/O 标准。与单端I/O相关的原语包括IBUF（输入缓冲器）、IBUFG（时钟输入缓冲器）、OBUF（输出缓冲器）、OBUFT（三态输出缓冲器）和IOBUF（输入/输出缓冲器）。与差分I/O相关的原语包括IBUFDS（输入缓冲器）、IBUFGDS （时钟输入缓冲器）、OBUFDS（输出缓冲器）、OBUFTDS（三态输出缓冲器）、IOBUFDS（输入/输出缓冲器）、IBUFDS_DIFF_OUT（输入缓冲器）和IOBUFDS_DIFF_OUT（输入/输出缓冲器）。 二、SelectIO的逻辑资源 SelectIO的逻辑资源主要是指ILOGIC和OLOGIC资源，它们完成了FPGA引脚到内部逻辑的连接功能，包括组合输入/输出、三态输出控制、寄存器输入/输出、寄存器三态输出控制、DDR输入/输出、DDR输出三态控制、IODELAYE1高分辨率可调整延迟单元及其控制模块。 下面简要介绍ILOGIC和OLOGIC功能。

电缆与电线的电流计算公式

电缆及电线的电流计算公式 1、电线的载流量是这样计算的：对于1.5、2.5、4、6、10mm2的导线可将其截面积数乘以5倍。 对于16、25mm2的导线可将其截面积数乘以4倍。 对于35、50mm2的导线可将其截面积数乘以3倍。 对于70、95mm2的导线可将其截面积数乘以2.5倍。 对于120、150、185mm2的导线可将其截面积数乘以2倍。 看你的开关是多少安的用上面的工式反算一下就可以了。 2、二点五下乘以九，往上减一顺号走。 三十五乘三点五，双双成组减点五。 条件有变加折算，高温九折铜升级。 穿管根数二三四，八七六折满载流。 说明： (1)本节口诀对各种绝缘线(橡皮和塑料绝缘线)的载流量(安全电流)不是直接指出，而是“截面乘上一定的倍数”来表示，通过心算而得。由表53可以看出：倍数随截面的增大而减小。 “二点五下乘以九，往上减一顺号走”说的是2．5mm’及以下的各种截面铝芯绝缘线，其载流量约为截面数的9倍。如2．5mm’导线，载流量为2．5×9＝22．5(A)。从4mm’及以上导线的载流量和截面数的倍数关系是顺着线号往上排，倍数逐次减l，即4×8、6×7、10×6、16×5、25×4。

“三十五乘三点五，双双成组减点五”，说的是35mm”的导线载流量为截面数的3．5倍，即35×3．5＝122．5(A)。从50mm’及以上的导线，其载流量与截面数之间的倍数关系变为两个两个线号成一组，倍数依次减0．5。即50、70mm’导线的载流量为截面数的3倍；95、120mm”导线载流量是其截面积数的2．5倍，依次类推。“条件有变加折算，高温九折铜升级”。上述口诀是铝芯绝缘线、明敷在环境温度25℃的条件下而定的。若铝芯绝缘线明敷在环境温度长期高于25℃的地区，导线载流量可按上述口诀计算方法算出，然后再打九折即可；当使用的不是铝线而是铜芯绝缘线，它的载流量要比同规格铝线略大一些，可按上述口诀方法算出比铝线加大一个线号的载流量。如16mm’铜线的载流量，可按25mm2铝线计算。

Xilinx-XADC的使用中文介绍doc资料

Zynq器件XADC的使用(原创) 1．前言 赛灵思的7系列FPGA和Zynq器件创造性地在片上集成了模数转换器和相关的片上传感器（内置温度传感器和功耗传感器），这是相比赛灵思前一代产品来新增加的特性，可在系统设计中免去外置的ADC器件，有力地提高了系统的集成度。本文就这一新模块的使用进行简单介绍，希望对大家有所帮助，当然如有不当之处还请高手指正，以免误导大家，欢迎大家补充。 2．XADC模块介绍 2.1 XADC模块概述 Zynq器件XADC模块包括2个12比特1 MIPS的模数转换器和相关的片上传感器，模数转换器能为系统应用提供通用目的的高精度的模拟接口，下图是XADC模块的框图： XADC模块支持不同的操作模式，如外步触发同步采样模式；可接受不同类型的模拟输入信号，如单端或差分信号；最多能接受17路外部的模拟输入信号。XADC模块也包括一定数量的片上传感器用来测量片上的供电电压和芯片温度，这些测量转换数据存储在一个叫状态寄存器（status registers）的专用寄存器内，可由FPGA内部叫动态配置端口（Dynamic

Reconfiguration Port (DRP)）的16位的同步读写端口访问。ADC转换数据也可以由JTAG TAP访问，这种情况下并不需要去直接例化XADC模块，因为这是一个已经存在于FPGA JTAG结构的专用接口，此时因为没有在设计中直接例化XADC模块，XADC模块就工作在一种预先定义好的模式叫缺省模式，缺省模式下XADC模块专用于监视芯片上的供电电压和芯片温度。XADC模块的操作模式是由用户通过DRP或JTAG接口写控制寄存器来选择的，控制寄存器的初始值有可能在设计中例化XADC模块时的块属性（block attributes）指定。 2.2 XADC模块管脚需求 所有的XADC模块专用管脚都位于bank0, 所以都加有_0的后缀。下图表示了XADC的基本输入输出需求： 这有两种推荐配置：图中左边XADC由Vccaux(1.8V)供电，并且用一个外部的1.25V参考源。用外部参考源在精度和热飘移方面可以获得更好的性能，一个磁珠用隔离模拟地和数字地，这可避免较常用的模拟和数字电路共地而把噪声带入模拟电路的缺点；图中右边XADC是用片内的参考源，这时VREFP脚必须按图中所示连接到地。

Altera FPGA和 Xilinx-FPGA-引脚功能详解

ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍 注：技术交流用，希望对大家有所帮助。 IO_LXXY_# 用户IO引脚 XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号 2.IO_LXXY_ZZZ_# 多功能引脚 ZZZ代表在用户IO的基本上添加一个或多个以下功能。 Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。 D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。 D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。 An：O，A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O 口。 AWAKE：O，电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。除非SUSPEND模式被使能，AWAKE 被用作用户I/O。 MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在

SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。 FCS_B：O，BPI flash 的片选信号。 FOE_B：O，BPI flash的输出使能信号 FWE_B：O，BPI flash 的写使用信号 LDC：O，BPI模式配置期间为低电平 HDC：O，BPI模式配置期间为高电平 CSO_B：O，在并口模式下，工具链片选信号。在SPI模式下，为SPI flsah片选信号。 IRDY1/2,TRDY1/2：O，在PCI设计中，以LogiCORE IP方式使用。 DOUT_BUSY：O，在SelectMAP模式下，BUSY表示设备状态；在位串口模式下，DOUT提供配置数据流。 RDWR_B_VREF：I，在SelectMAP模式下，这是一个低电平有效的写使能信号；配置完成后，如果需要，ＲＤＷＲ＿Ｂ可以在BANK2中做为Vref。 HSWAPEN：I，在配置之后和配置过程中，低电平使用上拉。 INIT_B：双向，开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟；在配置过程中，低电平表示配置数据错误已经发生；配置完成后，可以用来指示POST_CRC状态。 SCPn：I，挂起控制引脚SCP[7:0]，用于挂起多引脚唤醒特性。 CMPMOSI，CMPMISO，CMPCLK：N/A，保留。 M0，M1：I，配置模式选择。M0=并口（0）或者串口（1），M1=主

Xilinx spartan3e FPGA掉电配置及应用程序引导

Xilinx spartan3e FPGA掉电配置及应用程序引导 Xilinx公司的spartan3e开发板上面有丰富的外围器件，就存储器来说有一个16M并行flash，一个4Mbits串行flash，还又一个64M的DDR，在嵌入式开发中，一般我们可能会在FPGA中嵌入cpu软核，让C语言程序在里面运行。这就涉及到FPGA配置文件的引导，如果C语言程序太大，需要在DDR里面运行的话也涉及到应用程序的引导的问题。我刚接触到xinlinx的spartan3e开发板时，只会将FPGA配置文件（.bit）直接通过JTAG口下载到芯片里。后来编写的程序大了，如果将程序直接放到内部的RAM里面就装不下了，这时就只有将程序放到DDR里面运行，如果仅仅是调试应用程序不需要重启开发板后程序也可以运行，那么可以直接用EDK里面的XDM工具通过dow命令直接下载到DDR里面，然后就可以执行了。但是但我们的应用程序和硬件配置调试通过，达到了我们的要求以后我们就想到可不可以将让程序在板子上电时就可以自动运行呢。因为FPGA是掉电要丢失的，重新上电就必须重新配置。我们通过查找相关资料，找到了解决烧写问题的解决办法。首先是配置文件的烧写。spartan3e提供了3个掉电不丢失的外部存储器，就是上面提到的并行flash，串行flash和Flash PROM。配置文件都可以烧写到其中任何一个储存器里面。但是，在我看来，一般的配置问件都是烧写到Flash PROM里面。烧写方法有很多，可以用Xilinx公司的专门的烧写.mcs文件的工程烧写，也可以用iMPACT烧写。一般用iMPACT工具烧写，烧写过程如下： 打开iMPACT，弹出新建工程时选择Cancle，然后双击窗口左边的

电缆电线可承载电流计算

关于电缆电流的大小 导线的载流量与导线截面有关，也与导线的材料、型号、敷设方法以及环境温度等有关，影响的因素较多，计算也较复杂。 各种导线的载流量通常可以从手册中查找。但利用口诀再配合一些简单的心算，便可直接算出，不必查表。 1. 口诀铝芯绝缘线载流量与截面的倍数关系 10下五，100上二， 25、35，四、三界，70、95，两倍半。 穿管、温度，八、九折。 裸线加一半。 铜线升级算。 说明口诀对各种截面的载流量（安）不是直接指出的，而是用截面乘上一定的倍数来表示。 为此将我国常用导线标称截面（平方毫米）排列如下： 1、1.5、2.5、4、6、10、16、25、35、50、70、95、120、150、185…… (1) 第一句口诀指出铝芯绝缘线载流量（安）、可按截面的倍数来计算。 口诀中的阿拉伯数码表示导线截面（平方毫米），汉字数字表示倍数。把口诀的截面与倍数关系排列起来如下： 1～10 16、25 35、50 70、95 120以上〉〉〉〉〉

五倍四倍三倍二倍半二倍 现在再和口诀对照就更清楚了，口诀“10下五”是指截面在10以下，载流量都是截面数值的五倍。 “100上二”（读百上二）是指截面100以上的载流量是截面数值的二倍。 截面为25与35是四倍和三倍的分界处。这就是口诀“25、35，四三界”。 而截面70、95则为二点五倍。从上面的排列可以看出：除10以下及100以上之外，中间的导线截面是每两种规格属同一种倍数。 例如铝芯绝缘线，环境温度为不大于25℃时的载流量的计算： 当截面为6平方毫米时，算得载流量为30安； 当截面为150平方毫米时，算得载流量为300安； 当截面为70平方毫米时，算得载流量为175安； 从上面的排列还可以看出：倍数随截面的增大而减小，在倍数转变的交界处，误差稍大些。 比如截面25与35是四倍与三倍的分界处，25属四倍的范围，它按口诀算为100安，但按手册为97安； 而35则相反，按口诀算为105安，但查表为117安。不过这对使用的影响并不大。 当然，若能“胸中有数”，在选择导线截面时，25的不让它满到100安，35的则可略为超过105安便更准确了。

第4节 Xilinx公司原语的使用方法1

第4节Xilinx公司原语的使用方法1 Xilinx 原语 3.4 Xilinx公司原语的使用方法 原语，其英文名字为Primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，类似于C++中的“cout”等关键字，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM 等，相当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方式，其和HDL语言的关系，类似于汇编语言和C语言的关系。 Xilinx公司提供的原语，涵盖了FPGA开发的常用领域，但只有相应配置的硬件才能执行相应的原语，并不是所有的原语都可以在任何一款芯片上运行。在Verilog中使用原语非常简单，将其作为模块名直接例化即可。本节以Virtex-4平台介绍各类原语，因为该系列的原语类型是最全面的。其它系列芯片原语的使用方法是类似的。 Xilinx公司的原语按照功能分为10类，包括：计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB 组件以及G比特收发器组件。下面分别对其进行详细介绍。 3.4.1 计算组件 计算组件值得就是DSP48核，也有人将其称为硬件乘法器，功能描述如表3-6所示。 表3-6 计算组件清单 DSP48 其结构为一个18*18比特的有符号乘法器，且在后面还级联了一个带有可配置流水线的3输入加法器 DSP48核由一个18比特的乘法后面级联一个48比特的加法器，乘法器和加法器的应用位宽分别可以在18、48比特内任意调整。其在乘加模块中有广泛应用，特别是各类滤波器系统中，不仅可以提高系统稳定性，还能够节省逻辑资源且工作在高速模式下。 其在Verilog中的例化模版为： module fpga_v4_dsp48( BCOUT, P, PCOUT, A, B, BCIN, C, CARRYIN,CARRYINSEL, CEA, CEB, CEC, CECARRYIN, CECINSUB, CECTRL, CEM, CEP, CLK, OPMODE, PCIN, RSTA, RSTB, RSTC, RSTCARRYIN, RSTM, RSTP, SUBTRACT); output [17:0]BCOUT; output [47:0] P, PCOUT; //

FPGA的基本工作原理 Xilinx和Altera对比

FPGA的基本工作原理Xilinx和Altera对比 FPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。 由于FPGA需要被反复烧写，它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成，而只能采用一种易于反复配置的结构。查找表可以很好地满足这一要求，目前主流FPGA都采用了基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA 采用Flash或者熔丝与反熔丝工艺的查找表结构。通过烧写文件改变查找表内容的方法来实现对FPGA的重复配置。 根据数字电路的基本知识可以知道，对于一个n输入的逻辑运算，不管是与或非运算还是异或运算等等，最多只可能存在2n种结果。所以如果事先将相应的结果存放于一个存贮单元，就相当于实现了与非门电路的功能。FPGA的原理也是如此，它通过烧写文件去配置查找表的内容，从而在相同的电路情况下实现了不同的逻辑功能。 查找表的原理与结构查找表（Look-Up-Table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后， PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果，并把真值表（即结果）事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 下面给出一个四输入与非门电路的例子来说明LUT实现逻辑功能的原理。 表给出一个使用LUT实现四输入与门电路的真值表。 从中可以看到，LUT具有和逻辑电路相同的功能。实际上，LUT具有更快的执行速度和更大的规模。 3.1.2查找表结构的FPGA逻辑实现原理

Xilinx_FPGA中文教程

Spartan-3E Starter Kit Board User Guide

Chapter 1: Introduction and Overview Chapter 2: Switches, Buttons, and Knob Chapter 3: Clock Sources Chapter 4: FPGA Configuration Options Chapter 5: Character LCD Screen Chapter 6: VGA Display Port Chapter 7: RS-232 Serial Ports Chapter 8: PS/2 Mouse/Keyboard Port Chapter 9: Digital to Analog Converter (DAC) Chapter 10: Analog Capture Circuit Chapter 11: Intel StrataFlash Parallel NOR Flash PROM Chapter 12: SPI Serial Flash Chapter 13: DDR SDRAM Chapter 14: 10/100 Ethernet Physical Layer Interface Chapter 15: Expansion Connectors Chapter 16: XC2C64A CoolRunner-II CPLD Chapter 17: DS2432 1-Wire SHA-1 EEPROM

Chapter 1：Introduction and Overview Spartan-3E 入门实验板使设计人员能够即时利用Spartan-3E 系列的完整平台性能。 设备支持设备支持：：Spartan-3E 、CoolRunner-II 关键特性关键特性：：Xilinx 器件: Spartan-3E (50万门，XC3S500E-4FG320C), CoolRunner?-II (XC2C64A-5VQ44C)与Platform Flash (XCF04S-VO20C) 时钟时钟：：50 MHz 晶体时钟振荡器 存储器: 128 Mbit 并行Flash, 16 Mbit SPI Flash, 64 MByte DDR SDRAM 连接器与接口: 以太网10/100 Phy, JTAG USB 下载,两个9管脚RS-232串行端口, PS/2类型鼠标/键盘端口, 带按钮的旋转编码器, 四个滑动开关,八个单独的LED 输出, 四个瞬时接触按钮, 100管脚hirose 扩展连接端口与三个6管脚扩展连接器 显示器: VGA 显示端口，16 字符- 2 线式 LCD 电源电源：：Linear Technologies 电源供电，TPS75003三路电源管理IC 市场: 消费类, 电信/数据通信, 服务器, 存储器 应用: 可支持32位的RISC 处理器，可以采用Xilinx 的MicroBlaze 以及PicoBlaze 嵌入式开发系统；支持DDR 接口的应用；支持基于Ethernet 网络的应用；支持大容量I/O 扩展的应用。 Choose the Starter Kit Board for Your Needs Spartan-3E FPGA Features and Embedded Processing Functions Spartan3-E FPGA 入门实验板具有Spartan3-E FPGA 系列突出独特的特点和为嵌入式处理发展与应用提供了很大的方便。该板的特点如下： Spartan3-E 特有的特征：并行NOR Flash 配置；通过并行NOR Flash PROM 实现FPGA 的多种配置方式 嵌入式系统：MicroBlaze? 32-bit 嵌入RISC 处理器；PicoBlaze? 8-bit 嵌入控制器；DDR 存储器接口 Learning Xilinx FPGA, CPLD, and ISE Development Software Basics Spartan3-E FPGA 入门实验板比其他的入门实验板先进、复杂。它是学习FPGA 或CPLD 设计和怎样运用ISE 软件的基础。 Advanced Spartan-3 Generation Development Boards 入门实验板示范了MicroBlaze? 32-bit 嵌入式处理器和EDK 的基本运用。其更先进的地方

电流和线径计算

铜线安全载流量计算方法是： 2.5平方毫米铜电源线的安全载流量－－28A。 4平方毫米铜电源线的安全载流量－－35A。 6平方毫米铜电源线的安全载流量－－48A。 10平方毫米铜电源线的安全载流量－－65A。 16平方毫米铜电源线的安全载流量－－91A。 25平方毫米铜电源线的安全载流量－－120A。 如果是铝线，线径要取铜线的1.5-2倍。 如果铜线电流小于28A，按每平方毫米10A来取肯定安全。 如果铜线电流大于120A，按每平方毫米5A来取。 导线的截面积所能正常通过的电流可根据其所需要导通的电流总数进行选择，一般可按照如下顺口溜进行确定： 十下五,百上二,二五三五四三界,柒拾玖五两倍半,铜线升级算. 给你解释一下,就是10平方一下的铝线,平方毫米数乘以5就可以了,要是铜线呢,就升一个档,比如2.5平方的铜线,就按4平方计算.一百以上的都是截面积乘以2,二十五平方以下的乘以4,三十五平方以上的乘以3,柒拾和95平方都乘以2.5,这么几句口诀应该很好记吧, 说明:只能作为估算,不是很准确。 另外如果按室内记住电线6平方毫米以下的铜线，每平方电流不超过10A就是安全的，从这个角度讲，你可以选择1.5平方的铜线或2.5平方的铝线。 10米内，导线电流密度6A/平方毫米比较合适，10-50米，3A/平方毫米,50-200米，2A/平方毫米，500米以上要小于1A/平方毫米。从这个角度，如果不是很远的情况下，你可以选择4平方铜线或者6平方铝线。 如果真是距离150米供电（不说是不是高楼），一定采用4平方的铜线。 导线的阻抗与其长度成正比，与其线径成反比。请在使用电源时，特别注意输入与输出导线的线材与线径问题。以防止电流过大使导线过热而造成事故。 下面是铜线在不同温度下的线径和所能承受的最大电流表格: 线径（大约值）（mm2） 铜线温度（摄氏度）60758590 电流（A） 2．520202525 4．025253030 6．030354040 8．040505555

FPGA与DSP对比(精)

FPGA : 时序控制能力强。 (时序能力强,没有指令周期,速度快 控制能力较强(由于没有指令集,不如 ARM 和单片机。 数字信号处理及算法弱(这里讲的弱是指内部不集成 DSP 的前提下 DSP : 时序控制能力较弱。 (没办法。有了指令集,就有指令周期。而且受到时钟约束 控制能力较强(有指令集。但是不是专业搞控制的 数字信号处理及算法强(专业特长嘛 DSP 和 FPGA 开发的概述: DSP ,专用电路(内部结构已经固定通过对 RAM 内部的指令和数据工作(这个是CPU 和 ARM 等等的工作方式所以开发遵循嵌入式软件的设计原则。调试应更注重于算法的实现。 FPGA , ASIC 一种 , 经典 FPGA 的内部结构是寄存器 +组合逻辑(查找表。最后是按照逻辑电路进行设计。所以是属于硬件设计原则。调试除了需要关心功能以外, 还需要关心电路方面的特性。比如说延迟,整体功率等等。 开发工具: DSP 仿真器,开发板。仿真器比较多,网上查吧, DSP 仿真器,网上大堆的,嫌不够正规, TI 网站自己找教程和 datasheet 。 FPGA :开发工具比较多,他分成综合工具,仿真工具和开发板,综合工具 altera 的Quartus 和 xilinx 的 ISE 以及 synplicity 的 synplify 用的比较多。仿真么, modelsim ,时序仿真利器。也是网上去找吧。多滴很 ~~

技术支持你不用担心 ~TI和 Xilinx 和 Altera 的支持非常非常地道。就一个问题。英文要好。至少你能静下心来看。上了他们的网站。你就知道什么叫专业。fpga 还好, 因为就几家大公司才有能力出。 dsp 么,具体问题具体分析咯。 选择策略方面。这个是经验谈啊:不能绝对的说。 DSP 么,专业性比较强。而且的确能做别的 IC 做不了的事情(人家里面乘法器资源没话说稳定性和效率在数字信号处理这块基本无人能出其右 FPGA 呢相对来说可以运用的面比较广泛 (不过也是近期的事情。其实 FPGA 很早就有。只是当初设计领域都是通信方面的。现在有集成 CPU 和 DSP 以及公司提供的软核的强力支持,设计面越来越广

使用Xilinx CORE Generator

使用Xilinx CORE Generator心得 初步使用Xilinx CORE Generator: 参考书籍：《Xilinx ISE 5.x 使用详解》EDA先锋工作室 P63-P72：IP核生成工具——CORE Generator 1. 对于如何在工程中加入IP核，是很简单的，我在未看书之前，就可根据提示挑选适当的核，对核进行参数设置，将核加入工程。 2. 接下来是如何使用，在这里，由于我主要使用VHDL语言，仿真工具用ModelSim6.0，综合工具主要使用Synplify7.7，我就只说在这样的环境下如何对该IP核进行元件例化，进行项目配置，并进行仿真与综合。 2.1 元件例化 可使用ISE的Laguage Template，也就是Xilinx 6.2 ISE中工具栏右上角的小灯泡，在COREGEN目录下，你会发现，你所用到的IP核的例化语句已经出现在模板里，拷过去就可以直接用了（当然你可能也要视情况进行必要的改动）。 3. 仿真 这里，最主要的问题是库，由于使用了IP核，所以要把XilinxCroeLib加入ModelSim库中。我的经验是：先在当前工程的目录下创建一个xilinxcorelib库，然后把该库文件剪切到modelsim根目录下，最后在modelsim下，选中该库，点击右键选择Edit，将路径高到modelsim下。然后将xilinx\vhdl\src\xilinxcorelib编译到该库中。此时要注意，由于库文件的关联性，第一次不可能全部编译通过，连续三次后，大多数核就在库中，只有少数几个不能通过编译。 4. 综合 由于综合过程中，提示如下（下面是我在comp.arch.fpga上所发的问题）： In my project,there's a xilinx IP core. I want to use the synplify7.7 to synthesize it, but there's a warning when synthesize . The warning is : @W: CD280 :"G:\project\itu656_dec\itu656_Decoder.vhd":29:10:29:19|Unbound component counter_11 mapped to black box @W: CD280 :"G:\project\itu656_dec\itu656_Decoder.vhd":37:10:37:18|Unbound component counter_4 mapped to black box my project nane is itu656_dec : a decoder for itu 656 video The following code has been used in my project: component counter_11 port ( Q: OUT std_logic_VECTOR(10 downto 0); CLK: IN std_logic; CE: IN std_logic; ACLR: IN std_logic); end component; component counter_4

三大FPGA芯片公司的主要产品系列和特点

Altera、Xilinx、Actel Altera作为世界老牌可编程逻辑器件的厂家，是可编程逻辑器件的发明者，开发软件 MAX+PLUSII和QuartusII。Altera 的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Cyclone，CycloneII；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Startix，StratixII等，用户可以根据自己实际应用要求进行选择。在性能可以满足的情况下，优先选择低成本器件。 * Cyclone（飓风）：Altera中等规模FPGA，2003年推出，0.13um工艺,1.5v内核供电，与Stratix结构类似，是一种低成本FPGA系列，是目前主流产品，其配置芯片也改 用全新的产品。 简评：Altera最成功的器件之一，性价比不错，是一种适合中低端应用的通用FPGA，推荐使用。 * CycloneII：Cyclone的下一代产品，2005年开始推出，90nm工艺，1.2v内核供电，属于低成本FPGA，性能和Cyclone相当，提供了硬件乘法器单元 简评：刚刚推出的新一代低成本FPGA，目前市场零售还不容易买到，估计从2005年年底开始，将逐步取代Cyclone器件，成为Altera在中低FPGA市场中的主力产品。 * Stratix ：altera大规模高端FPGA,2002年中期推出，0.13um工艺，1.5v内核供电。集成硬件乘加器,芯片内部结构比Altera以前的产品有很大变化。 简评：Startix芯片在2002年的推出，改变了Altera在FPGA市场上的被动局面。该 芯片适合高端应用。随着2005年新一代StratixII器件的推出，将被StratixII逐渐取代。 * StratixII: Stratix的下一代产品，2004年中期推出，90nm工艺，1.2v内核供电，大 容量高性能FPGA。 简评：性能超越Stratix,是未来几年中，Altera在高端FPGA市场中的主力产品。 *StrtratixV为altera目前的高端产品，采用28-nm工艺，提供了28G的收发器件，适合高端的FPGA产品开发 Xilinx是FPGA的发明者，拥有世界一半以上的市场，提供90%的高端65nmFPGA产品，开发软件为ISE。Xilinx的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Spartan系列；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Virtex系列，用户可以根据自己实际应用要求进行选择。在性能可以满足的情况下，优先选择低成本器件。 * Spartan-3/3L: 新一代FPGA产品，结构与VirtexII类似，全球第一款90nm工艺FPGA，1.2v内核，于2003年开始陆续推出。 简评：成本低廉，总体性能指标不是很优秀，适合低成本应用场合，是Xilinx未来几年在低端FPGA市场上的主要产品，目前市场上中低容量型号很容易购买到，大容量相对少 一些。 * Spartan-3E：基于Spartan-3/3L，对性能和成本进一步优化 * Spartan-6：xilinx最新推出的低成本FPGA

如何计算不同截面积的导线所能承载的电流数

如何计算不同截面积的导线所能承载的电流数？包括独股的或者电缆线。另外如何根据功率确定占用多大电流？ 悬赏分：20 - 解决时间：2009-5-21 11:50 我需要整改线路，但不知道多少平方的导线可以承载几个电流。还有根据电动机的功率可以确定用多大电流吗？我不知道主电源承载的电流能供几个电机所产生的电流。 我告诉你一个电工常用的“经验公式”，那就是：每平方毫米的铜芯线可以安全通过4--5A的电流；那么，在单相220V电路中，每1KW约是4.5A的电流，在三相380V平衡负载（比如电动机）电路中，每1KW的电流约为2A；这样就可以“计算出”：单相电路中，每1平方毫米的铜线可以承载约1KW的负荷，三相电路中，约可以承载约2.5KW的负荷。这个“经验算法”和实际用公式计算所得的结果是很接近的，又好记，所以很多电工在工作中都这样来配线。 知道功率如何算出电线截面积 悬赏分：10 - 解决时间：2007-6-12 15:27 知道总功率,但是要求算出最适合用的电线的截面积,有公式吗?比如6.6千瓦的负载需要用多粗的电线最合适?!如何计算,公式是什么? 一平方大概走6个电流 1.5-2.5个千瓦 功率/额定电压/6 = 面积 土方法不一定合理 Re:请问各种直径的电线能承受最大的功率是多少？<546>字节 是否220V的家庭用电？？ 通常说电线的粗细是用截面积计算（即：1.5m㎡、2.5m㎡、4m㎡、6m㎡、10m㎡等等），如果直径是10.0mm的电线就是一条非常粗的电线。 铜导线(温度35℃、电压220V)在不同环境下的安全电流不同，电功率也不同： 截面积（单位：m㎡）可承受最大电功率（单位：KW） 1.5 ------------------------ 4.84 2.5 ------------------------ 6.6 4 ------------------------ 8.58 6 ------------------------ 11.22 10 ------------------------ 15.4 注：家庭用电受很多因素影响，所以必须留粗一点。（有需要可与我联系） 电线截面积= 3.14* r 2 电流= 0.8 * 根号下2 r 电工背诵4mm2、36A，6mm2、46A，10mm2、64A， 16mm2、85A，25mm2、113A，35mm2、138A， 50mm2、173A，70mm2、215A.

Xilinx原语的使用方法1

Xilinx原语的使用方法1 3.4 Xilinx公司原语的使用方法 原语，其英文名字为Primitive，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，类似于C++中的“cout”等关键字，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等，相当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方式，其和HDL语言的关系，类似于汇编语言和C语言的关系。 Xilinx公司提供的原语，涵盖了FPGA开发的常用领域，但只有相应配置的硬件才能执行相应的原语，并不是所有的原语都可以在任何一款芯片上运行。在Verilog中使用原语非常简单，将其作为模块名直接例化即可。本节以Virtex-4平台介绍各类原语，因为该系列的原语类型是最全面的。其它系列芯片原语的使用方法是类似的。 Xilinx公司的原语按照功能分为10类，包括：计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM 组件、Slice/CLB组件以及G比特收发器组件。下面分别对其进行详细介绍。 3.4.1 计算组件 计算组件指的就是DSP48核，也有人将其称为硬件乘法器，功能描述如表3-6所示。 表3-6 计算组件清单 DSP48 其结构为一个18*18比特的有符号乘法器，且在后面还级联了一个带有可配置流水线的3输入加法器 DSP48核由一个18比特的乘法后面级联一个48比特的加法器，乘法器和加法器的应用位宽分别可以在18、48比特内任意调整。其在乘加模块中有广泛应用，特别是各类滤波器系统中，不仅可以提高系统稳定性，还能够节省逻辑资源且工作在高速模式下。其在Verilog中的例化模版为： module fpga_v4_dsp48( BCOUT, P, PCOUT, A, B, BCIN, C, CARRYIN,CARRYINSEL, CEA, CEB, CEC, CECARRYIN, CECINSUB, CECTRL, CEM, CEP, CLK, OPMODE, PCIN, RSTA, RSTB, RSTC, RSTCARRYIN, RSTM, RSTP,

xilinx和 ALTERA系列芯片

芯片了解： 一、Xilinx 的主流FPGA 分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Spartan 系列；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Virtex 系列，用户可以根据自己实际应用要求进行选择。 在性能可以满足的情况下，优先选择低成本器件。 1.spartan —3 Spartan-3系列FPGA 【15】 是为那些需要大容量、低价格电子应用的用户而设计的。该系统的8种FPGA 密度从5万到500万门。Spartan-3系列是在Spartan-IIE 成功的基础上通过增加逻辑资源、增加内部RAM 容量、增加I/O 引脚数量、增加时钟管理功能以及增加总体性能来实现的，很多增强的功能都来自于Virtex-II 技术。这些结合了先进处理技术的改进，使得Spartan-3的性价比超出以前所能达到的水平。也为可编程逻辑器件提供了新的标准。由于异常的低价，Spartan-3可广泛地应用于各种电子设计，包括军工航天、宽带接入、家庭网络、投影电视、数字电视。Spartan-3还是替代ASIC 的更佳选择。不同于通常的ASIC ，FPGA 减少了初期成本并缩短了开发周期。同时，FPGA 的可编程性也使得它能在不需要考虑硬件更改的情况下进行设计升级，这是ASIC 不能做到的。 Spartan-3系列FPGA 产品的主要技术参数指标如表2.1所示。 表2.1 Spartan-3系列FPGA 技术参数 Spartan-3系列FPGA 结构包括5个基本的可编程功能单元：（1）可配置逻辑块（CLB ）。该模块包括基于RAM 的查找表(LUT)。除了作为存储器外，CLB 还能通过编程实现很多的逻辑功能。 （2）输入/输出模块（IOB ）。该模块控制I/O 引脚和内部逻辑单元之间的数据流动，每一个IOB 支持双向三态的数据流动，支持23种差分信号标准（其中有6种高性能差分标准）。输入/输出模块还包括了双数据速率寄存器（Double Data-Rate,DDR ），数控电阻（Digitally controlled Impedance, DCI ）提供自动的片内终端，大大简化了电路板的设计。 （3）Block RAM 模块。该模块提供了18Kbit 的双口数据存储。 （4）乘法器模块。该模块提供了18位的二进制数据乘法。 （5）数字时钟管理模块(Digital Clock Manager,DCM)。该模块提供了自校准、全数字的解决方案，可以提供分布式的、延时的、合成频率的、分频的以及移相的时钟信号。 下为Spartan-3系列结构图 。 器件名称 逻辑单元 系统门密度 CLB 阵列 CLB 总 数 最大用户I/O 最大差分I/O 分布式RAM 容量/bit BlockR AM 容 量/bit XC3S50 1728 50K 16×12 192 124 56 12K 72K XC3S200 4320 50K 24×20 480 173 76 30K 216K XC3S400 8064 50K 32×28 896 264 116 56K 288K XC3S1000 17280 1M 48×40 1920 391 175 120K 432K XC3S1500 29952 1.5M 64×52 3328 487 221 208K 567K XC3S2000 46080 2M 80×64 5120 565 270 320K 720K XC3S4000 62208 4M 96×72 6912 712 312 432K 1728K XC3S5000 74880 5M 104×80 8320 784 344 520K 1872K