六进制计数器

六进制计数器

计数器的分类：

按功能分有：加法计数器（每输入一个脉冲，就进行一次加1运算）、减法计数器（每输入一个脉冲，就进行一次减1运算）和可逆计数器（既具有加法又有减法）；

按计数脉冲作用方式分有：同步计数器（各触发器的状态变换与时钟脉冲同步）、异步计数器（它们触发器状态的变换有先有后）；

按数制分有：二进制计数器（进制数N=2n ， n 为二进制数的位数）、十进制计数器（用四位二进制数来代表十进制数的每一位数，即二-十进制计数器）和N （任意）进制计数器（ 、10）。

六进制计数器属于N=6的任意进制计数器，较简单，便于初学者学习。下面具体分析异步六进制加法计数器的工作过程。

如图所示为由3个JK 触发器组成异步六进制加法计数器逻辑图。计数脉冲CP 从最低位触发器的时钟端加入，3个触发器F 0、F 1、F 2的置零端并联连接。

工作原理：由CR 引入清零负脉冲，置计数器初态000012=Q Q Q 。CP 1作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出001012=Q Q Q 。CP 2作用后，F 0翻转，0Q 由1变为0，0Q 的这一负跳变同时加到F 1、F 2，触发F 1翻转，1Q 由0变为1；因F 2J 即与门输出，此时与门两输入端中与1Q 相连一端为0，J =0，K =1，故F 2仍为0态，计数器输出010012=Q Q Q 。CP 3作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出011012=Q Q Q 。CP 4作用后，F 0翻转，0Q 由1变为0，F 1也翻转，1Q 由1变为0，F 2因此时与门两输入端都是1，1=J ，1=K ，也同时翻转，2Q 由0变为1，计数器输出100012=Q Q Q 。CP 5作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出101012=Q Q Q 。CP 6作用后，F 0翻转，0Q =0，送出由1到0的负脉冲，但此时由于F 2输出端02=Q 的低电平接在F 1J 将F 1封锁，故F 1为0态不变，01=Q ；F 2因与门两输入端都为0，0=J ，1=K ，其输出同J ，02=Q ，计数器输出000012=Q Q Q ，返回初态，输出一进位脉冲，完成异步六进制加法计数过程。异步六进制加法计数器状态表如下 ：

60进制计数器课程设计报告

电子技术基础实验 课程设计 60进制计数器

一、实验目的 （一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。 （二）熟悉555集成定数器芯片的引脚图。 （三）利用74LS161和555定时器构成60进制计数器。 （四）在Multisim软件中仿真60进制计数器。 二、实验容 （一）集成计数器74LS161逻辑功能验证。 （二）用555定时器构成多谐振荡器。 （三）用两片74LS161和555定时器构成60进制计数器。 三、集成计数器介绍 （一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端； QA、QB、QC、QD是数据输出端。

图1 74LS161管脚排列图 （二）集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。 表1 74LS161功能表

实验六计数器及其应用

实验六计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器 二、实验原理 1、用D触发器构成异步二进制加／减计数器 图1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。 图1 四位二进制异步加法计数器 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图2所示。 图2 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U —加计数端 CP D —减计数端

CO—非同步进位输出端BO—非同步借位输出端 D 0、D 1 、D 2 、D 3 —计数器输入端 Q 0、Q 1 、Q 2 、Q 3 —数据输出端 CR—清除端 CC40192（同74LS192，二者可互换使用）的功能如表9－1，说明如下： 表9－1 3、计数器的级联使用 图3是由CC40192利用进位输出CO控制高一位的CP U 端构成的加数级联图。 图3 CC40192级联电路 4、实现任意进制计数 (1) 用复位法获得任意进制计数器 假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图4所示为一个由CC40192 十进制计数器接成的6进制计数器。 (2) 利用预置功能获M进制计数器 图4 六进制计数器

三、实验设备与器件 1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器 7、译码显示器 8、 CC4013×2（74LS74）、CC40192×3（74LS192）、CC4011（74LS00） CC4012（74LS20） 四、实验内容 1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 (1) 按图9－1接线，R D 接至逻辑开关输出插口，将低位CP 端接单次脉冲源， 输出端Q 3、Q 2 、Q 3 、Q 接逻辑电平显示输入插口，各S D接高电平“1”。 (2) 清零后，逐个送入单次脉冲，观察并列表记录 Q 3～Q 状态。 (3) 将单次脉冲改为1HZ的连续脉冲，观察Q 3～Q 的状态。 (4) 将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q 3、Q 2 、Q 1 、Q 端波 形，描绘之。 5) 将图9－1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计 数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q 3～Q 的状态。 2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能 (1) 清除：CR=1 (2) 置数：CR＝0，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出。 (3) 加计数：CR＝0，LD＝CP D ＝1，CP U 接单次脉冲源。 (4) 减计数：CR＝0，LD＝CP U ＝1，CP D 接单次脉冲源。 3、图9－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。 4、按图4电路进行实验，记录之。

设计60进制计数器 数电课程设计

电子技术基础实验 课程设计 用74LS161设计六十进制计数器 学院：班级：姓名：学号：电气工程学院电自1418 刘科 20

用74LS161设计六十进制计数器 摘要 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。使用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。 关键字：60进制，计数器，74LS161，级联 目录 第1章概述 (1) 计数器设计目的 (1) 计数器设计组成 (1) 第2章六十进制计数器设计描述 (2) 74LS161的功能 (2)

方案框架 (3) 第3章六十进制计数器的设计与仿真 (4) 基本电路分析设计 (4) 计数器电路的仿真 (6) 第4章总结 (8)

用同步十进制加法记数器构成的一个六进制记数器

如何改进六进制记数器设计的方法 ---私立华联学院电子信息工程系龙志 摘要：本文主要通过对同步十进制加法计数器74LS160实现六进制计数器的的常规设计分析,进而研究并实现对六进制计数器的改进设计,本设计主要是对74LS160的异步复位端进行分析设计,使用74LS160能克服触发器的工作速度的差异情况以及竞争冒险现象，实现了使异步复位信号能够持续足够长的时间，从而使74LS160能够从0110这一状态复位变为0000状态,成功得竞争结果，实现我的设计思想。 关键字：同步计数器、加法计数器、触发器、计数脉冲、异步复位、预置数 引言：任何一个数字系统几乎都包含计数器。计数器不仅可以用来计数，也可用来定时、分频和进行数字运算。所谓计数，就是计算输入脉冲的个数，而计数器就是实现计数功能的时序部件。计数器的种类很多。按照组成计数器各触发器的状态转换所需CP是否来自统一的计数脉冲，可以分为同步计数器和异步计数器；按照计数数值的增减情况可以分为加法计数器、减法计数器和可逆计数器；按照计数进位制不同可分为二进制计数器、十进制计数器和任意进制计数器；按照集成工艺不同可分为双极型计数器和单极型计数器。另外，计数器既有中规模集成组件，也可以用小规模集成电路组成。 正文：除了计数功能外，计数器还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。 同时我们也知道计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分。 计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用置数控制端或清零端,让电路跳过某些状态来获得N进制计数器。下面我举自己设计的用同步十进制加法计数器74LS160构成一个六进制计数器。

六十进制计数器设计

六十进制计数器 设计报告 姓名： 学号： 班级：13电气工程1班 系别：自动化工程系 指导教师： 时间： 2015-1-10

目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (3) 2.六十进制计数器设计描述 (4) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (7) 3.1基本电路分析设计 (7) 3.2 计数器电路的仿真 (10) 4.总结 (13) 4.1遇到的问题及解决方法 (13) 4.2实验的体会与收获 (14)

◆1概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。 计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然后继续计 时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且由200HZ， 5V电源供给。作高位芯片与作低芯片位之间级联。 4)两个芯片间的级联。 ◆2.六十进制计数器设计描述

数电课程设计38进制计数器

1.课程设计的目的 数字电子技术课程是电类专业的主要技术基础课。通过本课程的学习，能够使学生掌握近代数电理论的基础知识、电路分析与计算的基本方法，具备进行试验的初步技能，并为后续课程的学习打下必要的基础。 数字电子技术基础课程设计是学习数字电子技术基础课程之后的实践教学环节，是对课程理论和课程实验的综合和补充，其目的是训练学生综合运用学过的数字电子技术的基础知识。学会并利用一种电路分析软件，对电路进行分析、计算和仿真，通过查找资料，选择方案，设计电路，撰写报告，完成一个较完整的设计过程，将抽象的理论知识与实际电路设计联系在一起，使学生在掌握电路基本设计方法的同时，加深对数字电子技术课程知识的理解和综合应用，培养学生综合运用基础理论知识和专业知识解决实际工程设计问题的能力，以及工程意识和创新能力。 2.设计方案论证 2.1 Multisim软件介绍 Multisim是加拿大Interactive Image Technologies (Electronics Workbench)公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。可以使用Multisim交互式地搭建电路原理图，并对电路行为进行仿真。Multisim提炼了SPICE仿真的复杂内容，这样无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。通过Multisim和虚拟仪器技术，可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。 功能： (1).直观的图形界面 整个操作界面就像一个电子实验室工作台，绘制电路所需的元器件和仿真所需的测试仪器均可直接拖放屏幕上，轻点鼠标可用导线将它们连接起来，软件仪器的控制面板和操作方式都与实物相似，测量数据、波形和特性曲线如何在真实一起上看到的。 (2).丰富的元器件

天津理工大学数电课程设计

《电子技术》课程设计报告《数字钟的设计》 专业： 班级： 学号： 姓名： 指导教师： 完成日期：年月日

设计任务书 一、设计题目： “数字钟的设计” 二、技术要求 1. 设计一台能直接显示“时”、“分”、“秒”的数字钟，要求24小时为一计时周期。 2. 当电路发生走时误差时，要求电路具有校时功能。 三、给定条件及元器件 1.要求电路主要采用中规模集成电路CMOS或TTL 2. 电源电压为+5V。 3.要求设计在数字电路实验箱上完成。 （一）：数字钟的组成和基本原理： 数字钟设计周期为24小时，显示满刻度为23时59分59秒，另外应有校时和报时功能。因此一个基本的数字时钟电路主要由五个部分组成。其整机框图如下图： 整机框图 （1）：晶体振荡器 晶体振荡器的作用是产生时间标准信号。数字钟的精度，主要取决于时间标准信号的频率及其稳定度。一般为保证其稳定性，一般采用石英晶体振荡器经过分频得到这一信号。选取晶振频率为32768Hz，采用十四级二进制计数器CD4060分频后，得到2Hz的信号，再由74LS74分频获得1Hz的秒信号。 CD4060简介：

CD4060是十四进制串行计数器，即十四分频器，管脚图如下，它内部有十四级二分频器，即Q4—Q10，Q12—Q14，其它四脚没有引出，所以只能得到十种分频系数，最小为16，最大为256。 秒信号获取电路图如下： 图1.秒信号获取电路 （2）：计数器 数字钟的秒，分信号产生电路都是由六十进制计数器构成，时信号产生电路由二十四进制计数器构成。它们可由74LS160实现。采用整体复位法构成，电路图如下：

图2.二十四进制计数器 图3.六十进制计数器 （3）：译码显示电路 当数字钟的计数器在CP脉冲的作用下，按60秒为一分，60分为一小时，24小时为一天的计数规律计数时，就应将其状态显示成数字信号，这就需要将计数器的状态进行译码并将其显示出来。译码显示电路选用74LS248。 LTS547R LED简介：如下图

100进制同步计数器设计

实验名称：100进制同步计数器设计 专业班级：姓名：学号：实验日期： 一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示； 二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端； 三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1

Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component;

实验六 任意进制计数器的构成

实验六任意进制计数器的构成 设计性实验 一、实验目的 1、学习用集成触发器构成计数器的方法； 2、掌握中规模集成计数器的使用及功能测试方法； 3、运用集成计数计构成N分频器，了解计数计的分频作用。 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、用D触发器构成异步二进制加／减计数器 图6－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。 图6－1 四位二进制异步加法计数器 若将图6－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图6－2所示。 图中LD—置数端CP U—加计数端CP D—减计数端 CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3—计数器输入端

Q 0、Q 1、Q 2、Q 3 —数据输出端 CR 图6－2 CC40192引脚排列及逻辑符号 CC40192（同74LS192，二者可互换使用）的功能如表6－1，说明如下： 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。 当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。 当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表6－2为8421码十进制加、减计数器的状态转换表。 表6－2 3、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个

60进制计数器设计

《数字电子技术基础》课程设计任务书 专业：16电气工程及其自动化 班级：专升本二班 学号：160732060 姓名：王冬 指导教师：耿素军 二零一六年十二月二十七日

目录 1、计数器的概述 (3) 2、六十进制计数器 (4) 2.1设计要求 (4) 2.2设计方案框架图 (4) 3、六十进制计数器设计描述 (5) 3.1设计的思路 (5) 3.2设计的实现 (7) 4、六十进制计数器的仿真设计与仿真的结果 (10) 4.1基本电路分析仿真设计 (11) 4.2 计数器电路的仿真的结果 (12) 5、心得体会 (13) 6、参考文献 (13)

1、计数器概述 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。 计数器的种类 1.按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 2.按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。

数电课程设计

一、数字电子钟 1.设计目得 (1)培养数字电路得设计能力。 (2)掌握数字电子钟得设计、组装与调试方法。 2.设计内容及要求 (1)设计一个数字电子钟电路。要求: ①按24小时制直接显示“时”、“分”、“秒”。 ②当电路发生走时误差时具有校时功能。 ③具有整点报时功能,报时音响为4低1高,即在59分51秒、53秒、55秒、57秒输出500Hz信号,在59分59秒时输出1000 Hz信号,音响持续时间为1秒,最后一响结束时刻正好为整点。 (2)用中小规模集成电路组成电子钟,并在实验仪上进行组装、调试。 (3)画出各单元电路图、整机逻辑框图与逻辑电路图,写出设计、实验总结报告。 (4)选作部分:①闹钟系统。②日历系统。 3.数字电子钟基本原理及设计方法 数字电子钟得逻辑框图如图1411所示。它由振荡器、分频器、计数器、译码器、显示器、校时电路与整点报时电路组成。振荡器产生得脉冲信号经过分频器作为秒脉冲,秒脉冲送入计数器计数,计数结果通过“时”、“分”、“秒”译码器显示时间。有得数字电子钟还加有定时响铃、日历显示等其它功能,需增加相应得辅助电路。 图1411 数字电子钟得基本逻辑框图 (1)振荡分频电路 振荡器就是数字电子钟内部用来产生时间标准“秒”信号得电路。构成振荡器得电路很多,图1412(a)就是RC环形多谐振荡器,其振荡周期T≈2、2RC。作为时钟,最主要得就是走时准确,这就要求振荡器得频率稳定。要得到频率稳定得信号,需要采用石英晶体振荡器。石英晶体振荡器电路如图1412(b)所示,这种电路得振荡频率只取决于石英晶体本身得固有频率。 图1412 振荡器

(a)RC环形多谐振荡器 (b)石英晶体多谐振荡器 由于石英晶体振荡器产生得频率很高,要得到秒信号,需采用分频电路。例如,振荡器输出4 MHz信号,先经过4分频变成1 MHz,再经过6次10分频计数器,便可得到1Hz得方波信号作为秒脉冲。 (2)计数器 把秒脉冲信号送入秒计数器个位得CP输入端,经过6级计数器,分别得到“秒”个位、十位,“分”个位、十位,以及“时”个位、十位得计时。“秒”、“分”计数器为60进制,“时”计数器为24进制。 24进制计数器如图1413所示。当“时”个位计数器输入端CP来到第10个触发脉冲时,该计数器归零,进位端Q D5向“时”十位计数器输出进位信号。当第24个“时”脉冲(来自“分”计数器输出得进位信号)到来时,十位计数器得状态为0010,个位计数器得状态位0100,此时“时”十位计数器得Q B6与“时”个位计数器得Q C5输出为1。两者相与后送到两计数器得清零端R0A与R0B,通过74LS90内部得R0A与R0B与非后清零,完成24进制计数。同理可构成60进制计数器。 CP 来自分计数器 的进位信号 图1413 24进制计数器 (3)译码显示电路 译码驱动器采用8421 BCD码七段译码驱动器74LS48,显示器采用共阴极数七段数码显示器,有关74LS48与七段显示器得使用方法前面已经作了介绍,这里不再赘述。 (4)校时电路 当数字电子钟出现走时误差时,需要对时间进行校准。实现校时电路得方法很多,如图1414所示电路即可作为时计数器或分计数器得校时电路。 图1414 校时电路 现设用该电路作为分计数器得校时电路,图中采用RS触发器作为无抖动开关。通过开关K得接入位置,可以选择就是将“1 Hz信号”还就是将“来自秒计数器得进位信号”送至分计数器得CP端。当开关K置于B端时,RS触发器得输出、,“来自秒计数器得进位信号”被送至分计数器得CP端,分计数器正常工作;需要校正分计数器时,将开关K置于A端,这时RS触发器得输出、,“1 Hz信号”被送至分计数器得CP端,分计数器在“1Hz信号”得作用下快速计数,直至正确得时间,再将开关K置于B端,达到了校准时间得目得。 (5)整点报时电路 电路得设计要求在差10 s为整点时开始每隔1 s鸣叫一次,每次持续时间为1 s,共鸣叫5次,前4次为低音500 Hz,最后一次为高音1 kHz。因为分计数器与秒计数器从59分51秒计数到59分59秒得过程中,只有秒个位计数器计数,分十位、分个位、秒十位计数器得状态不变,分别为Q D4Q C4Q B4Q A4＝0101,Q D3Q C3Q B3Q A3＝1001,Q D2Q C2Q B2Q A2＝0101,所以Q C4＝Q A4＝Q D3＝Q A3＝Q C2＝Q A2＝1不变。设Y1＝Q C4Q A4Q D3Q A3Q C2Q A2,又因为在51、53、55、57秒时Q A1＝1,Q D1＝0,输出500Hz信号f2;59秒时Q A1＝1,Q D1＝1,输出1kHz信号f1,由此可写出整点报时电路得逻辑表达式为:

60进制计数器设计(VHDL)

《EDA技术》课程实验报告 学生姓名：黄红玉 所在班级：电信100227 指导教师：高金定老师 记分及评价： 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】4分 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。 【发挥部分】1分 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jinzhi60 is port(clk:in std_logic; co:out std_logic; qh:buffer std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0)); end entity jinzhi60; architecture art of jinzhi60 is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000";

if(qh=5)then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 由以上代码编译，仿真，得到一下时序仿真波形图。 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式：模7 2、引脚锁定情况表：

设计60进制计数器数电课程设计

. . .. .. 电子技术基础实验 课程设计 用74LS161设计六十进制计数器 学院：班级：： 学号： 电气工程学院 电自1418 刘科2014303010328

用74LS161设计六十进制计数器 摘要 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。使用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。 关键字：60进制，计数器，74LS161，级联

目录 第1章概述 (1) 1.1 计数器设计目的 (1) 1.2 计数器设计组成 (1) 第2章六十进制计数器设计描述 (2) 2.1 74LS161的功能 (2) 2.2 方案框架 (3) 第3章六十进制计数器的设计与仿真 (4) 3.1 基本电路分析设计 (4) 3.2 计数器电路的仿真 (6) 第4章总结 (8)

EDA60进制计数器设计

《EDA技术》课程实验报告 学生姓名： 所在班级： 指导教师： 记分及评价： 报告满分3分 得分 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。 【发挥部分】 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then

qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 图6-1 60进制计数器仿真图 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式： 2、引脚锁定情况表： 六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0';

数电模电计数器课设-最终版

目录 数字电子设计部分 1.课程设计的目的与作用 (1) 1.1课程设计的目的 (1) 1.2课程设计的作用 (1) 2.六进制同步减法计数器(无效状011 100) (1) 2.1基本原理 (1) 2.2系统设计框图 (2) 3.六进制异步加法计数器（无效状011 100） (3) 3.1基本原理 (3) 3.2设计的总体框图 (5) 3.3 运行结果 (5) 4.全加器 (5) 5.设计总结和体会 (6) 6.参考文献 (6) 模拟电子设计部分 1.课程设计的目的与作用 (7) 1.1课程设计的目的 (7) 1.2课程设计的作用 (7) 2.设计任务、及所用multisim软件环境介绍 (7) 2.1设计任务 (7) 2.2multisim软件环境的介绍 (7) 3.电路模型的建立，理论分析与计算及仿真结果总结 (8) 3.1反向比例输入电路 (8) 3.2同相比例输入电路 (10) 3.3差分比例输入运算电路 (12) 3.4单限比较器 (15) 3.5滞回比较器 (17) 3.6双限比较器 (19) 4.设计总结和体会 (24) 5.参考文献 (24)

数字电子部分 一、课程设计目的与作用 1.1课程设计目的 1.学会使用数字电子实验平台 2.熟悉各个芯片和电路的接法 3.熟练掌握设计触发器的算法 4.懂得基本数字电子电路的功能，会分析，会设计 二、六进制同步减法计数器(无效状态011 100) 2.1基本原理 状态转换图： 000<---001<---010<---101<---110<---111<---000

Q0n 1．2系统设计框图

进制计数器

《电子线路》课程设计报告 一、设计目的 本课程设计是脉冲数字电路的简单应用，在许多领域中计时器均得到普遍应用，诸如在体育比赛，定时报警器、交通信号灯、红绿灯,还可以用来做为各种药丸,药片，胶囊在指定时间提醒用药等等，由此可见计时器在现代社会是何其重要的。 本设计主要能完成：显示30秒计时功能；系统设置外部操作开关，控制计时器的直接清零、启动功能；在直接清零时，数码管显示器灭灯；计时器为30秒递加计时其计时间隔为1秒；计时器递加计时到零时，数码显示器不灭灯。 二、设计要求 1、具有显示30秒计时功能： （1）系统设置外部操作开关，控制计时器的直接清零、启动； （2）在直接清零时，要求数码管显示器灭灯； （3）计时器为30秒递加计时，其计时间隔为1秒； （4）计时器递加计时到30时，数码显示器不能灭灯。 2、设计任务及目标： （1）根据原理图分析各单元电路的功能； （2）熟悉电路中所用到的各集成块的管脚及其功能； （3）进行电路的装接、调试，直到电路能达到规定的设计要求；

（4）写出完整、详细的课程设计报告。 三、原理框图 （1）总体参考方案： 30秒计时器的总体参考方案框图如图2-1所示。它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路（简称控制电路）等五个模块组成。其中计数器和控制电路是系统的主要模块。计数器完成30秒计时功能，而控制电路完成计数器的直接清零、启动计数、译码显示电路的显示等功能。 图 1 30秒计时器系统设计框图 秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不太高，故电路可采用555集成电路或由TTL与非门组成的多谐振荡器构成。 译码显示电路由CD4026和共阴极七段LED显示器组成。 （2）设计方案 分析设计任务，计数器和控制电路是系统的主要部分。计数器完成30s计时功能，而控制电路具有直接控制计数器的启动计数、译码显示电路的显示。为了满足系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。在操作直接清零开关时，要求计数器清零，数码显示器灭灯。 当启动开关闭合时，计数实现计数功能；当启动开关断开时，计数器不工作。系统设计框图如图1所示。 如果根据实验所提供的参考器件，还可在秒脉冲发生模块上做些变化，前者产生的脉冲周期直接是1秒；如果让其产生的秒脉冲频率为10Hz，触发脉冲输出的方波周期为0.1秒，再将该脉冲信号送到由74LS161构成的十分频器，由74LS161输出的脉冲周期为1秒，再将该信号送到计数器74LS161。如此就可得到两个方案，

数字电子技术课程设计-同步五进制加法计数器-D触发器JK触发器

长沙学院课程设计说明书 题目同步五进制加法计数器 系(部) 电子与通信工程 专业(班级) 电气工程及其自动化 姓名黄明发 学号*********** 指导教师瞿瞾 起止日期 5.21-5.25

数字电子技术课程设计任务书(5) 系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌 课题名称同步五进制加法计数器电路设计 设 计内容及要求 试用触发器设计一个同步五进制加法计数器。应检查是否具有自启动能力。 设置一个复位按钮和一个启动按钮。 采用数码管显示计数器的数值。 设计工作量1、系统整体设计； 2、系统设计及仿真； 3、在Multisim或同类型电路设计软件中进行仿真并进行演示； 4、提交一份完整的课程设计说明书，包括设计原理、仿真分析、调试过程，参考文献、设计总结等。 进度安排起止日期（或时间量）设计内容（或预期目标）备注第一天课题介绍，答疑，收集材料 第二天设计方案论证 第三天进行具体设计 第四天进行具体设计 第五天编写设计说明书 教研室 意见 年月日系（部）主 管领导意见 年月日 长沙学院课程设计鉴定表

姓名黄明发学号20100 42213 专业电气工程及其自动 化 班级 2 设计题目同步五进制加法计数器指导教师瞿瞾指导教师意见： 评定等级：教师签名：日期： 答辩小组意见： 评定等级：答辩小组长签名：日期： 教研室意见： 教研室主任签名：日期： 系（部）意见： 系主任签名：日期： 说明课程设计成绩分“优秀”、“良好”、“及格”、“不及格”四类；

目录 课程设计的目的 (4) 课程设计内容及要求 (4) 课程设计原理 (4) 课程设计方案步骤 (4) 建立状态图 (5) 建立状态表 (5) 状态图化简、分配，建立卡诺图 (5) 确定状态方程以及激励方程 (5) 绘制逻辑图，检查自启动能力 (6) 绘制逻辑电路图并仿真 (6) 观察时序电路逻辑分析仪，调节频率 (6) 课程设计的思考与疑问 (7) 课程设计总结 (8) 参考文献 (8)

十六进制计数器

十六进制计数器 xxxx学院 《数字电子技术》课程设计 题目: 十六进制计数器学生姓名: 专业班级: 10级电科一班学号: 院 (系): 电气工程学院指导老师: 完成时间: 2013年3月15日 目录 概 述 ..................................................................... ........................................................................ .. 1 1设计的目 的 ..................................................................... ....................................................... 2 2 设计的任务和要 求 ..................................................................... ...................................... 2 2.1 设计的任务...................................................................... ............................................. 2 2.2 设计的要 求 ..................................................................... ............................................. 3 3设计的方案及原理论 证 ..................................................................... ............................ 3 3.1单元电路结 构 ..................................................................... ......................................... 4 3.2仿真原

1-数字电子设计部分六进制同步减法计数器

目录 目录 (1) 1 数字电子设计部分 (3) 题目一六进制同步减法计数器（无效态：010,011） (3) 1.1.1课程设计的目的 (3) 1.1.2设计的总体框图 (3) 1.1.3设计过程 (3) 1.1.4逻辑电路图 (5) 1.1.5实际电路图 (6) 1.1.6实验仪器 (6) 1.1.7实验结论 (6) 题目二序列发生器的设计（序列101110） (7) 1.2.1课程设计的目的 (7) 1.2.2设计的总体框图 (7) 1.2.3设计过程 (7) 1.2.4逻辑电路图 (9) 1.2.5实际电路图 (9) 1.2.6实验仪器 (10) 1.2.7实验结论 (10) 1.3 四位二进制同步加法计数器（0010） (10)

题目二四位二进制同步加法计数器（0010） (10) 1.3.1课程设计的目的 (10) 1.3.2设计的总体框图 (10) 1.3.3设计过程 (10) 1.3.4逻辑电路图 (13) 1.3.5实际电路图 (13) 1.3.6实验仪器 (13) 1.3.7实验结论 (13) 1.3.8参考文献 (14)

1 数字电子设计部分 1.1数字电子技术课程设计报告（自动化专业） 题目一 六进制同步减法计数器（无效态：010,011） 1.1.1课程设计的目的 1、了解同步减法计数器工作原理和逻辑功能。 2、掌握计数器电路的分析，设计方法及应用。 3、学会正确使用JK 触发器。 1.1.2设计的总体框图 CP Y 1.1.3设计过程 (1)状态图： (2)选择的触发器名称: 选用三个CP 下降沿触发的边沿JK 触发器 (3)输出方程: Y=2 n Q 1 n Q 0 n Q (4) 状态方程：