西北农林科技大学_数字电路实验_2012013279_夏伟华_七
实验七移位寄存器及其应用
一、实验目的
1.移位寄存器74LS194的逻辑功能及使用方法；
2.熟悉4位移位寄存器的应用。
二、实验预习要求
1.了解74LS194的逻辑功能；
2.用4位移位寄存器构成8位移位寄存器；
3.了解移位寄存器构成环形计数器的方法。
三、实验原理
1. 移位寄存器是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。74 LS194是一个4位双向移位寄存器，最高时钟脉冲为36MHz，其逻辑符号及引脚排列如附录所示。其中：D0～D1为并行输入端；Q0～Q3为并行输出端；S R－右移串引输入端；S L－左移串引输入端；S1、S0－操作模式控制端；CR－为直接无条件清零端；CP－为时钟脉冲输入端。
2．用74LS194构成8位移位寄存器
电路如图实验7.1所示,将芯片（1）的Q3接至芯片（2）的S3，将芯片(2）的Q4接至芯片(1）的S1即可构成8为移位寄存器。注意：CR端必须正确连接。
图实验7.1 8位移位寄存器电路连接图
3. 74LS194构成环形移位寄存器
把移位寄存器输出反馈到其串行输入端，可进行循环移位，如图实验7.2所示。设初态为Q3Q2Q1Q0=1000，则在CP作用下，模式设为右移，输出状态依次为1000→0100→0010→0001→1000.
图实验7.2 环形计数器
四、实验仪器设备
1.TPE－ADⅡ数字实验箱 1台
2.四位双向移位寄存器74LS194 2片
3. 四两输入集成与非门74LS00 1片
五、实验内容及方法
1. 测试74LS194（或CC40194）的逻辑功能
参附录接线，CR、S1、S0、S L、S R、D3、D2、D1、D0分别接逻辑电平开关输出插孔；Q3、Q2、Q1、Q0用LED电平显示，CP接单脉冲源输出插孔。按表实验7.1进行逐项对比测试。
表实验7.1 74LS194工作状态表
（1）清零：令CR=0，此时Q3Q2Q1Q0=0000。之后置CR=1
（2）送数：令CR=S1=S0=1，D3D2D1D0=0101，加CP脉冲，观察CP=0、CP由0→1、CP由1→0，三种情况下寄存器输出状态的变化。结果应该是输出状态的变化应发生在CP 的上升沿。
（3）右移：令CR=1，S1=0，S0=1，由右移输入端SR送入二进制码0100，由CP 端加入4个单脉冲信号，观察输出情况。
（4）左移：先清零或预置，再令CR=1，S1=1，S0=0，从S L送入1010；连续输入4个CP脉冲，观察输出情况。
（5）保持：令CR=1，S1=S0=0，加CP脉冲，观察寄存器的输出状态是否变化。画出真值表如下图所示：
表7.1 送数、右移真值表
表7.2 左移、保持真值表
2．8位移位寄存器
（1）参照图实验7.1连接电路， Q0～Q7用LED显示；
（2）用并行送数法预置寄存器为某一个二进制数码（如:CR= 1，S1=S0=1，送11）；
（3）设定S1S0移位模式（S1S0=01右移），用单脉冲源依次输入CP脉冲，观察Q0～Q7的变化情况。
图实验7.1 8位移位寄存器电路连接图
表7.3八位移位寄存器真值表
功能描述：
由以上真值表可看出，移位寄存器可通过多个芯片相连，进行功能扩展，能对数据进行左移右移等改变。
3．环型计数器
（1）参照图实验7.2连接电路， Q0～Q3用LED显示；
（2）参照实验内容2进行，观察输出状态的变化情况。
图实验7.2 环形计数器
画出真值表如下图所示：
表7.4环形计数器真值表
画出波形图如下所示：
功能描述：
由上述真值表可知，该环形计数器在经历4次变化之后，由1111开始自己循环。
六、心得与体会
移位寄存器对于数据的处理，串转换并和数据寄存的功能使得计算机的数据处理有了速度的提高。调整Sl、SR、S1、S2，来实现左移或者右移，也可以通过寄存器来实现计数的功能。
数字电路实验报告——数据选择器
第八次实验报告 实验六 数据选择器 一、实验目的要求 1、 熟悉中规模集成电路数据选择器的工作原理与逻辑功能 2、 掌握数据选择器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、T4153、CC4011 三、实验线路、原理框图 (一)数据选择器的基本原理 数据选择器是常用的组合逻辑部件之一，它有若干个输入端，若干个控制输入端及一个输出端。 数据选择器的地址变量一般的选择方式是： （1） 选用逻辑表达式各乘积项中出现次数最多的变量（包括原变量与反变量），以简 化数据输入端的附加电路。 （2） 选择一组具有一定物理意义的量。 （二）T4153的逻辑符号、逻辑功能及管脚排列图 （1）T4153是一个双4选1数据选择器，其逻辑符号如图1： 图1 （2） T4153的功能表如下表 其中D0、D1、D2、D3为4个数据输入端；Y 为输出端；S 是使能端，在S 是使能端，在 原SJ 符号
S =0时使能，在S =1时Y=0；A1、A0是器件中两个选择器公用的地址输入端。该器件的 逻辑表达式为： Y=S （1A 0A 0D +101D A A +201D A A +301A A A ） （3） T4153的管脚排列图如图2 图2 （三）利用T4153四选一数据选择器设计一个一位二进制全减器的实验原理和实验线路 （1）一位二进制全减器的逻辑功能表见下表： n D =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C n C =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C =n A n B 1-n C +n A n B +n A n B 1-n C （3）根据全减器的逻辑功能表设计出的实验线路图为图3： S 11D 3 1D 2 1D 1 1D 0 1Y
数字钟设计报告——数字电路实验报告
. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３
数字电路基础实验2
数字电子电路的基础实验 实验2 数据选择器及其应用 一、实验目的 1、掌握中规模集成数据选择器的逻辑功能及使用方法； 2、掌握用数据选择器构成组合逻辑电路的方法。 二、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4.22所示，图中有四路数据D0～D3，通过选择控制信号 A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。 1、八选一数据选择器74HC151 图4.22 4选1数据选择器示意图图4.23 74LS151引脚排列 表4.12 八选一数据选择器74HC151的功能表 74HC151为互补输出的8选1数据选择器，引脚排列如图4.23所示，功能如表4.12所示。选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择 一个需要的数据送到输出端Q，S为使能端，低电平有效。 1）使能端S＝1时，不论A2～A0状态如何，均无输出（Q＝0，Q＝1），多路开关被禁止。2）、使能端S＝0时，多路开关正常工作，根据地址码A2、A1、A0的状态选择D0～D7中某
一个通道的数据输送到输出端Q 。 如：A 2A 1A 0＝000，则选择D 0数据到输出端，即Q ＝D 0。 如：A 2A 1A 0＝001，则选择D 1数据到输出端,即Q ＝D 1，其余类推。 2、双四选一数据选择器 74HC153 双4选1数据选择器74HC153就是在一块集成芯片上有两个4选1数据选择器。引脚排列如图4.24所示，功能如表4.13所示。 表4.13 双四选一数据选择器74HC153的功能表 图4.24 74H C153引脚功能 、2为两个独立的使能端；A 1、A 0为公用的地址输入端；1D 0～1D 3和2D 0～2D 3分别为两个4选1数据选择器的数据输入端；Q 1、Q 2为两个输出端。 1）当使能端S 1（S 2）＝1时，多路开关被禁止，无输出，Q ＝0。 2）当使能端S 1（S 2）＝0时，多路开关正常工作，根据地址码A 1、A 0的状态，将相应的数据D 0～D 3送到输出端Q 。 如：A 1A 0＝00 则选择D O 数据到输出端，即Q ＝D 0。 A 1A 0＝01 则选择D 1数据到输出端，即Q ＝D 1，其余类推。 数据选择器的用途很多，例如多通道传输，数码比较，并行码变串行码，以及实现逻辑函数等。 3、数据选择器的应用—实现逻辑函数 例4.1：用8选1数据选择器74HC151实现函数: C B C A B A F ++= 采用8选1数据选择器74HC151可实现任意三输入变量的组合逻辑函数。作出函数F 的功能表，如表4.14所示，将函数F 功能表与8选1数据选择器的功能表相比较，可知 （1）将输入变量C 、B 、A 作为8选1数据选择器的地址码A 2、A 1、A 0。 （2）使8选1数据选择器的各数据输入D 0～D 7分别与函数F 的输出值一一相对应。 即：A 2A 1A 0＝CBA ， D 0＝D 7＝0 D 1＝D 2＝D 3＝D 4＝D 5＝D 6＝1 则8选1数据选择器74HC151的输出Q 便实现了函数 C B C A B A F ++=。接线图如图4.25所示。显然，采用具有n 个地址端的数据选择实现n 变量的逻辑函数时, 应将函数的输入变量加到数据选择器的地址端(A),选择器的数据输入端（D ）按次序以函数F 输出值来赋值。
数字电路实验报告
数字电路实验报告 姓名：张珂 班级：10级8班 学号：2010302540224
实验一：组合逻辑电路分析一．实验用集成电路引脚图 1．74LS00集成电路 2．74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下：
U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。 真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析： 由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。 2、密码锁问题： 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下： U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下： 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析： 由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。
北京邮电大学数字电路实验报告
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
数字逻辑电路实验报告
数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计
二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：
（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1
数字电路实验计数器的设计
数字电路与逻辑设计实验报告实验七计数器的设计 ：黄文轩 学号：17310031 班级：光电一班
一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：
使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。
因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：
数字电子技术基础实验
《数字电子技术基础实验》 实验报告 学院： 学号： 姓名： 专业： 实验时间： 实验地点： 2016年12月
Figure 5.51n位移位寄存器 一、实验目的及要求 编写testbench 验证Figure 5.51源代码功能，实现n位移位寄存器。 了解并熟悉移位寄存器的工作原理功能； 熟悉n位移位寄存器的逻辑功能。 所需功能：实现所需功能需要R，Clock，L，w，Q，5个变量，其中参数n 设为缺省值16，以定义触发器的个数。 当时钟信号Clock从0变为1时刻，正边沿触发器做出响应： 当L=0时，对输出结果Q进行向右移位，将w的值赋给Q的 最高位，实现移位； 当L=1时，将输入R的值寄存在Q中； 所需EDA工具及要求： Modelsim： 1、在Modelsim中建立工程，编写Figure 5.51模块的源码； 2、编写Figure 5.51的测试模块源码，对Figure 5.51进行仿真、测 试，观察仿真波形图并进行分析等； Synplify Pro： 1、使用Synplify Pro对Figure 5.51进行综合，得到RTL View、 Technology View、综合报表等，进行观察、分析等； 二、实验内容与步骤 1、在Modelsim中建立工程，编写Figure 5.51模块的源码； 本题实现的是一个n位移位寄存器，触发器对时钟信号Clock敏感，为正边沿敏感型。L实现对Q的控制，若L=1，则将R寄存到Q中；若L=0，则对Q向右移位。 如下图是一个4位移位寄存器 图表说明了该四位移位寄存器的移位过程
module shiftn (R, L, w, Clock, Q); parameter n = 16; input [n-1:0] R; input L, w, Clock; output reg [n-1:0] Q; integer k; always @(posedge Clock) if (L) Q <= R; else begin for (k = 0; k < n-1; k = k+1) Q[k] <= Q[k+1]; Q[n-1] <= w; end endmodule 这是可用于表示任意位宽的移位寄存器的代码，其中参数n设为缺省值16，以定义触发器的个数。R和Q的位宽用n定义，描述移位操作的else 分支语句用for循环语句实现，可适用于由任意多个触发器组成的移位操作。 2、编写Figure 5.51的测试模块源码，对Figure 5.51进行仿真、测试，观察仿真波形图并进行分析等； `timescale 1ns/1ns module shiftn_tb;
数字电路实验Multisim仿真
实验一 逻辑门电路 一、与非门逻辑功能的测试 74LS20（双四输入与非门） 仿真结果 二、 或非门逻辑功能的测试 74LS02（四二输入或非门） 仿真结果： 三、与或非门逻辑功能的测试 74LS51（双二、三输入与或非门） 仿真结果： 四、异或门逻辑功能的测试 74LS86（四二输入异或 门）各一片 仿真结果： 二、思考题 1. 用一片74LS00实现Y = A+B 的逻辑功能 ； 2. 用一片74LS86设计 一个四位奇偶校验电路； 实验二 组合逻辑 电路 一、分析半加器的逻辑功能 二. 验证
的逻辑功能 4.思考题 （1）用两片74LS138 接成四线-十六线译码器 0000 0001 0111 1000 1111 （2）用一片74LS153接成两位四选一数据选择器； （3）用一片74LS153一片74LS00和接成一位全加器 （1）设计一个有A、B、C三位代码输入的密码锁（假设密码是011），当输入密码正确时，锁被打开（Y1=1），如果密码不符，电路发出报警信号（Y2=1）。 以上四个小设计任做一个，多做不限。 还可以用门电路搭建 实验三触发器及触发器之间的转换 1.D触发器逻辑功能的测试(上升沿) 仿真结果; 2.JK触发器功能测试（下降沿） Q=0 Q=0略
3.思考题： （1） （2） （3）略 实验四寄存器与计数器 1.右移寄存器（74ls74 为上升沿有效） 2.3位异步二进制加法，减法计数器（74LS112 下降沿有效） 也可以不加数码显示管 3.设计性试验 （1）74LS160设计7进制计数器（74LS160 是上升沿有效，且异步清零，同步置数）若采用异步清零： 若采用同步置数： （2）74LS160设计7进制计数器 略 （3）24进制 83进制 注意：用74LS160与74LS197、74LS191是完全不一样的 实验五555定时器及其应用 1.施密特触发器
数字电路实验报告——译码器
第五次试验报告 实验五 译码器 一、实验目的要求 1、熟悉中规模集成电路T4138译码器的工作原理与逻辑功能 2、掌握译码器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、万用表、两个T4138、74LS20 三、实验线路、原理框图 1、T4138的逻辑符号 T4138是一个3线—8线译码器，它是一种通用译码器，其逻辑符号如图1所示。 图1 其中，A 2、A 1、A 0是地址输入端，Y 0、Y 1、Y 2、Y 3、Y 4、Y 5、Y 6、Y 7是译码输出端，S 1、 S 2、S 3是使能端，当S 1=1， S 2+S 3=0时，器件使能。 2、T4138的管脚排列 T4138的管脚排列如图2所示： 图2 3、T4138的逻辑功能 T4138的功能表如下表所示： Y Y Y Y Y Y Y 32 （a ）原SJ 符号 （b ）GB 符号
3线—8线译码器实际上是一个负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器。 4、用T4138实现一个逻辑函数 译码器的每一路输出，实际上是地址码的一个最小项的反变量，利用其中一部分输出端输出的与非关系，也就是它们相应最小项的或逻辑表达式，能方便地实现逻辑函数。 本试验要求实现以下逻辑函数： Y=AB C +A B C+A BC+ABC=ABC BC A C B A C AB ???=7356Y Y Y Y 用T4138和74LS20实现以上逻辑函数，实验线路见下图（图3）： 图3 5，用两个3线—8线译码器组成一个4线—16线的译码器 4线—16线的真值表为： “0Y
数字电子技术基础实验指导书
《电子技术基础》实验指导书 电子技术课组编 信息与通信工程学院
实验三基本门电路逻辑功能的测试 一.实验类型——验证性+设计 二.实验目的 1.熟悉主要门电路的逻辑功能； 2.掌握基本门电路逻辑功能的测试方法； 3.会用小规模集成电路设计组合逻辑电路。 三.实验原理 1.集成电路芯片介绍 数字电路实验中所用到的集成芯片多为双列直插式，其引脚排列规则如图1-1。其识别方法是：正对集成电路型号或看标记（左边的缺口或小圆点标记），从左下角开始按逆时针方向以1，2，3…依次排列到最后一脚。在标准形TTL 集成电路中，电源端Vcc一般排在左上端，接地端（GND）一般排在右下端，如74LS00。若集成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路不连接。本实验采用的芯片是74LS00二输入四与非门、74LS20四输入二与非门、74LS02二输入四或非门、74LS04六非门，逻辑图及外引线排列图见图1-1。 图1-1 逻辑图及外引线排列
2.逻辑表达式: 非门 1-1 2输入端与非门 1-2 4输入端与非门 1-3 或非门 1-4 对于与非门,其输入中任一个为低电平“0”时，输出便为高电平“1”。只有当所有输入都为高电平“1”时，输出才为低电平“0”。对于TTL 逻辑电路，输入端如果悬空可看做；逻辑1，但为防止干扰信号引入，一般不悬空，可将多余的输入端接高电平或者和一个有用输入端连在一起。对MOS 电路输入端不允许悬空。对于或非门，闲置输入端应接地或低电平。 四.实验内容及步骤 1.逻辑功能测试 ①与非门逻辑功能的测试： * 将74LS20插入实验台14P 插座，注意集成块上的标记，不要插错。 * 将集成块Vcc 端与电源+5V 相连，GND 与电源“地”相连。 * 选择其中一个与非门，将其4个输入端A 、B 、C 、D 分别与四个逻辑开关相连，输出端Y 与逻辑笔或逻辑电平显示器相连，如图1-2。根据表1-1中输入端的不同状态组合，分别测出输出端的相应状态，并将结果填入其中。 ②或非门逻辑功能的测试： 表1-1
数字逻辑电路实验报告
. .. 数字逻辑电路设计 --多功能数字钟 学院：计算机科学与通信工程 专业： ： 学号： 指导老师：
多功能数字钟 一、设计任务及要求 （1）拥有正常的时、分、秒计时功能。 （2）能利用实验板上的按键实现校时、校分及清零功能。 （3）能利用实验板上的扬声器做整点报时。 （4）闹钟功能 （5）在MAXPLUS II 中采用层次化设计方法进行设计。 （6）在完成全部电路设计后在实验板上下载，验证设计课题的正确性。 二、多功能数字钟的总体设计和顶层原理图 作为根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。
（1）计时模块 该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和秒。只要给秒计数器一个1HZ的时钟脉冲，则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲。 用两个74160连成24进制的计数器，原图及生成的器件如下： 生成的二十四进制计数器注： 利用使能端，时钟信号，清零以及预置数功能连成24进制。
用两个74160连成的60进制计数器，原图及生成的器件如下： 生成的六十进制计数器 （2）校时模块 校时模块设计要求实现校时，校分以及清零功能。 *按下校时键，小时计数器迅速递增以调至所需要的小时位。 *按下校分键，分计数器迅速递增以调至所需要的分位。 *按下清零键，将秒计数器清零。 注意事项：①在校分时，分计数器的计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号以防止小时计数器计数。 ②利用D触发器进行按键抖动的消除，因为D触发器是边沿触发，在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入，
数字电子技术实验报告汇总
《数字电子技术》实验报告 实验序号：01 实验项目名称：门电路逻辑功能及测试 学号姓名专业、班级 实验地点物联网实验室指导教师时间2016.9.19 一、实验目的 1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。 2. 掌握数字电路实验箱及示波器的使用方法。 3、学会检测基本门电路的方法。 二、实验仪器及材料 1、仪器设备：双踪示波器、数字万用表、数字电路实验箱 2. 器件： 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 三、预习要求 1. 预习门电路相应的逻辑表达式。 2. 熟悉所用集成电路的引脚排列及用途。 四、实验内容及步骤 实验前按数字电路实验箱使用说明书先检查电源是否正常，然后选择实验用的集成块芯片插入实验箱中对应的IC座，按自己设计的实验接线图接好连线。注意集成块芯片不能插反。线接好后经实验指导教师检查无误方可通电实验。实验中
1.与非门电路逻辑功能的测试 （1）选用双四输入与非门74LS20一片，插入数字电路实验箱中对应的IC座，按图1.1接线、输入端1、2、4、5、分别接到K1~K4的逻辑开关输出插口，输出端接电平显 图 1.1 示发光二极管D1~D4任意一个。 （2）将逻辑开关按表1.1的状态，分别测输出电压及逻辑状态。 表1.1 输入输出 1(k1) 2(k2) 4(k3) 5(k4) Y 电压值（v） H H H H 0 0 L H H H 1 1 L L H H 1 1 L L L H 1 1 L L L L 1 1 2. 异或门逻辑功能的测试
图 1.2 （1）选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接逻辑开关(K1~K4)，输出端A、B、Y接电平显示发光二极管。 （2）将逻辑开关按表1.2的状态，将结果填入表中。 表1.2 输入输出 1(K1) 2(K2) 4(K35(K4) A B Y 电压（V） L H H H H L L L H H H H L L L H H L L L L L H H 1 1 1 1 1 1 1 1
数字电子技术基础实验指导书
『数字电子技术基础实验指导书』 实验一实验设备认识及门电路 一、目的： 1、掌握门电路逻辑功能测试方法； 2、熟悉示波器及数字电路学习机的使用方法； 3、了解TTL器件和CMOS器件的使用特点。 二、实验原理 门电路的静态特性。 三、实验设备与器件 设备 1、电路学习机一台 2、万用表两快 器件 1、74LS00 一片（四2输入与非门） 2、74LS04 一片（六反向器） 3、CD4001 一片（四2输入或非门） 四、实验内容和步骤 1、测试74LS04的电压传输特性。按图1—1连好线路。调节电位器，使V I 在0~+3V间变化， 记录相应的输入电压V 1和输入电压V 的值。至少记录五组数据，画出电压传输特性。 2、测试四二输入与非门74LS00的输入负载特性。测试电路如图1—2所示。请用万用表测 试，将V I 和V O 随R I 变化的值填入表1—1中,画出曲线。 表1－1 3、测试与非门的逻辑功能。 测量74LS00二输入与非门的真值表：将测量结果填入表1—2中。
表1—2 4、测量CD4001二输入或非门的真值表，将测量结果填入表1-2中。 注意CMOS 电路的使用特点：应先加入电源电压，再接入输入信号；断电时则相反，应先测输入信号，再断电源电压。另外，CMOS 电路的多余输入端不得悬空。 五、预习要求 1、阅读实验指导书，了解学习机的结构； 2、了解所有器件（74LS00，74LS04，CD4001）的引脚结构； 3、TTL 电路和CMOS 电路的使用注意事项。 图1－1 图1－2 300V O
一、实验目的 1、学习并掌握小规模芯片（SSI）实现各种组合逻辑电路的方法； 2、学习用仪器检测故障，排除故障。 二、实验原理 用门电路设计组合逻辑电路的方法。 三、实验内容及要求 1、用TTL与非门和反向器实现“用三个开关控制一个灯的电路。”要求改变任一开关状态都能控制灯由亮到灭或由灭到亮。试用双四输入与非门74LS20和六反向器74LS04和开关实现。测试其功能。 2、用CMOS与非门实现“判断输入者与受血者的血型符合规定的电路”，测试其功能。 要求如下： 人类由四种基本血型— A、B、AB、O型。输血者与受血者的血型必须符合下述原则；O 型血可以输给任意血型的人，但O型血的人只能接受O型血；AB型血只能输给AB型血的人，但AB血型的人能够接受所有血型的血；A型血能给A型与AB型血的人；而A型血的人能够接受A型与O型血；B型血能给B型与AB型血的人，而B型血的人能够接受B型与O型血。试设计一个检验输血者与受血者血型是否符合上述规定的逻辑电路，如果输血者的血型符合规定电路，输出高电平（提示：电路只需要四个输入端，它们组成一组二进制数码，每组数码代表一对输血与受血的血型对）。 约定“00”代表“O”型 “01”代表“A”型 “10”代表“B”型 “11”代表“AB”型 3、TTL与非门和反向器实现一组逻辑电路，其功能自行选定。 四、实验设备及器件 1、数字电路学习机一台 2、74LS20 三片（双四输入与非门） 3、74LS04 一片（六反向器） 4、CD4011 两片（四二输入与非门） 五、预习要求 1、自行设计电路，画出接线图（用指定器件设计）。 2、制定测试逻辑功能方案，画出必要的表格。
数字电路实验
实验2 组合逻辑电路（半加器全加器及逻辑运算） 一、实验目的 1.掌握组合逻辑电路的功能测试。 2.验证半加器和全加器的逻辑功能。 3.学会二进制数的运算规律。 二、实验仪器及材料 1.Dais或XK实验仪一台 2.万用表一台 3.器件：74LS00 三输入端四与非门3片 74LS86 三输入端四与或门1片 74LS55 四输入端双与或门1片 三、预习要求 1.预习组合逻辑电路的分析方法。 2.预习用与非门和异或门构成的半加器、全加器的工作原理。 3.学习二进制数的运算。 四、实验内容 1.组合逻辑电路功能测试。 图2－1 ⑴用2片74LS00组成图2－1所示逻辑电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。 ⑵图中A、B、C接电平开关，Y1、Y2接发光管显示。 ⑶按表2－1要求，改变A、B、C的状态填表并写出Y1、Y2逻辑表达式。 ⑷将运算结果与实验比较。
2.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。 根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可用一个集成异或门和二个与非门组成如图2－2。 图2－2 ⑴在实验仪上用异或门和与门接成以上电路。A、B接电平开关S，Y、Z接电平显示。 ⑵按表2－2要求改变A、B状态，填表。 3.测试全加器的逻辑功能。 ⑴写出图2－3电路的逻辑表达式。 ⑵根据逻辑表达式列真值表。 ⑶根据真值表画逻辑函数SiCi的卡诺图。 图2－3 ⑷填写表2－3各点状态。
⑸按原理图选择与非门并接线进行测试，将测试结果记入表2－4，并与上表进行比较看逻辑功能是否一致。 4.测试用异或、与或和非门组成的全加器的逻辑功能。 全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或门和一个非门实现。 ⑴画出用异或门、与或非门和与门实现全加器的逻辑电路图,写出逻辑表达式。 ⑵找出异或门、与或非门和与门器件，按自己画出的图接线。接线时注意与或非门中不用的与门输入端接地。 ⑶当输入端Ai、Bi、Ci－1为下列情况时，用万用表测量Si和Ci的电位并将其转为逻辑状态填入表2－5。 五、实验报告 1.整理实验数据、图表并对实验结果进行分析讨论。 2.总结组合逻辑电路的分析方法。 实验3 触发器 一、实验目的 1．熟悉并掌握R－S、D、J－K触发器的构成，工作原理和功能测试方法。 2．学会正确使用触发器集成芯片。 3．了解不同逻辑功能FF相互转换的方法。 二、实验仪器及材料 1．双踪示波器一台 2．Dais或XK实验仪一台 3．器件74LS00 二输入端四与非门1片 74LS74 双D触发器1片 74LS112 双J-K触发器1片 二、实验内容
数字电路组合逻辑电路设计实验报告
数字电路组合逻辑电路设 计实验报告 The Standardization Office was revised on the afternoon of December 13, 2020
实验三组合逻辑电路设计（含门电路功能测试）
一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多，使用时应对选用的器件做简单逻辑功能检查，保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时，门电路输入端加固定的高（H）、低电平，用示波器、万用表、或发光二极管（LED）测
出门电路的输出响应。动态测试时，门电路的输入端加脉冲信号，用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例，简述集成逻辑门功能测试的方法。74LS00为四输入2与非门，电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中，共有14条外引线。使用时必须保证在第14脚上加+5V电压，第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否。实验时，可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量，加高、低电平，观测输出电平是否符合74LS00的真值表（表3-1）描述功能。
数字电路实验_数字显示电路
数字显示电路 ——组合电路综合设计
一．实验目的 数字显示电路实验将传统的4个分离的基本实验，即基本门实验，编码器、显示译码器、7段显示器实验，加法器实验和比较器实验综合为—个完整的设计型的组合电路综合实验。通过本实验，要求学生熟悉各种常用MSI组合逻辑电路的功能与使用方法，学会组装和调试各种MSI组合逻辑电路，掌握多片MSI、SSI组合逻辑电路的级联、功能扩展及综合设计技术，使学生具有数字系统外围电路、接口电路方面的综合设计能力。 1）掌握基本门电路的应用，了解用简单门电路实现控制逻辑的方法。 2）掌握编码、译码和显示电路的设计方法。 3）掌握用全加器、比较器电路的设计方法。 二．设计要求 操作面板左侧有16个按键，编号为0到15，面板右侧配2个共阳7段显示器，操作面板图下图所示。
设计一个电路：当按下小于10的按键后，右侧低位7段显示器显示数字，左侧7段显示器显示0；当按下大于9的按键后，右侧低位7段显示器显示个位数字，左侧7段显示器显示l。若同时按下几个按键，优先级别的顺序是15到0。现配备1个4位二进制加法器74LS283，2个8线-3线优先编码器74LSl48，2个74LS47显示译码器。 三．各模块的设计 该数字显示电路为组合逻辑电路，可分为编码、译码和显示电路以及基本门电路、全加器电路。实验采用的主要器件有1个4位二进制加法器74LS283，2个8线-3线优先编码器74LSl48，与非门74LS00，2个显示译码器74LS47。 各种芯片的功能介绍如下： 1）8—3线优先编码器74LSl48简介及工作原理：
在数字系统中，常采用多位二进制数码的组合对具有某种特定含义的信号进行编码。完成编码功能的逻辑部件称为编码器。编码器有若干个输入，对于每一个有效的输入信号，给与电平信号的形式表示的特定对象，产生惟一的一组二进制代码与之对应。 按照编码信号的特点和要求，编码器分为3类。即二进制编码器，可用与非门构成4-2线、8-3线编码器。二—十进制编码器，将0~9十进制数变成BCD 码，如74LS147、优先编码器。 74LS148是8-3线优先编码器，其外引线排列如下图所示。 7I ~0I 为 8个信号输入，低电平有效。210Y Y Y 、 、为３位代码输出（反码输出）。ST 为选通输入端，当ST =0时允许编码；当ST =1时输出210 Y Y Y 、、和EX S Y Y 、 被封锁，编码被禁止。S Y 是选通输出端，级联应用时，高位片的S Y 端与低位片的ST 端相连接，可以扩展优先编码功能。EX Y 为优先扩展输出端，级联应用时可作为输出位的扩展端。
数字电路基础实验3
数字电子电路的基础实验 实验3 触发器及其应用 一、实验目的 1、掌握基本RS 、JK 、D 和T 触发器的逻辑功能； 2、掌握集成触发器的逻辑功能及使用方法； 3、掌握触发器之间相互转换的方法。 二、实验原理 触发器具有两个稳定状态，分别表示逻辑状态“1”和“0”。在一定的外界信号作用下，它可以从 一个稳定状态翻转到另一个稳定状态，是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。 1、 基本RS 触发器 图4.29为由两个与非门交叉耦合构成的基本RS 触发器，它是无时钟控制低电平直接触发的触发器。基本RS 触发器具有置“0”、置“1”和“保持”三种功能。通常称S 为置“1”端，因为S ＝0（R ＝1）时触发器被置“1”；R 为置“0”端，因为R ＝0（S ＝1）时触发器被置“0”，当S ＝R ＝1时状态保持；S ＝R ＝0时，触发器状态不定，应避免此种情况发生，表4.18为基本RS 触发器的功能表。基本RS 触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 2、JK 触发器 在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74HC112双JK 触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图4.30所示。JK 触发器的状态方程为：Q n+1 ＝J Q n ＋K Q n 表4.18 基本RS 触发器的功能表 图4.29 基本RS 触发器 J 和K 是数据输入端，是触发器状态更新 的依据，若J 、K 有两个或两个以上输入端时， 组成“与”的关系。Q 与Q 为两个互补输出 端。通常把 Q ＝0、Q ＝1的状态定为触 发器“0”状态；而把Q ＝1，Q ＝0定为 “1”状态下降沿触发JK 触发器的功能如 表4.19所示。 注：×为 任意态, ↓为高到低电平跳变, 图4.30 74HC112的引脚排列图及逻辑符号
数字集成电路设计实验报告
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图