EDA一位全加器

南昌大学实验报告

学生姓名：邱永洪学号：6100210026专业班级：中兴101

实验类型：□验证□综合■设计□创新实验日期：2012、10、12

实验一一位二进制全加器设计实验

一、实验目的

1、学习Quartus II的文本和原理图输入方法设计简单组合电路以熟悉QuartusII的使用；

2、熟悉设备和软件，掌握实验操作。

二、实验内容与要求

（1）在利用VHDL编辑程序实现半加器和或门，在主层中进行应用。熟悉层次设计概念；

（2）给出此项设计的仿真波形；

（3）参照实验板的引脚号，选定和锁定引脚，编程下载，进行硬件测试。

三、设计思路

1 ，一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。半加器的真值表为

a b so co

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1

其中a为被加数，b为加数，co为本位向高位进位，so为本位和

因而可得表达式为：co=ab而so= ab+ab =a⊕b

其VHDL文本如下

LIBRARY IEEE; --半加器描述(1)：布尔方程描述方法

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY h_adder IS

PORT (a, b : IN STD_LOGIC;

co, so : OUT STD_LOGIC);

END ENTITY h_adder;

ARCHITECTURE fh1 OF h_adder is

BEGIN

so <= NOT(a XOR (NOT b)) ; co <= a AND b ;

END ARCHITECTURE fh1;

2，而全加器的真值表如下;

ain bin cin count sum

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1

其中ain为被加数，bin为加数，cin为低位向本位的进位，count为本位向高位的借位，sum为本位和所以，一位全加器的表达式如下：

Sum=ain⊕bin⊕cin

count=ainbin+cinain+cinbin

3，或门VHDL文本如下

LIBRARY IEEE ; --或门逻辑描述

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY or2a IS

PORT (a, b :IN STD_LOGIC;

c : OUT STD_LOGIC );

END ENTITY or2a;

ARCHITECTURE one OF or2a IS

BEGIN

c <= a OR b ;

END ARCHITECTURE one;

四、VHDL文本输入法设计

常用的硬件描述语言（HDL）就是VHDL语言，同原理图设计方法类似，首先打开Quartus II 7.2建立工程文件,然后选择菜单File->New，在Device Design Files标签选项框中选择VHDL File。

LIBRARY IEEE; --半加器描述(1)：布尔方程描述方法

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY h_adder IS

PORT (a, b : IN STD_LOGIC;

co, so : OUT STD_LOGIC);

END ENTITY h_adder;

ARCHITECTURE fh1 OF h_adder is

BEGIN

so <= NOT(a XOR (NOT b)) ; co <= a AND b ;

END ARCHITECTURE fh1;

LIBRARY IEEE ; --或门逻辑描述

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY or2a IS

PORT (a, b :IN STD_LOGIC;

c : OUT STD_LOGIC );

END ENTITY or2a;

ARCHITECTURE one OF or2a IS

BEGIN

c <= a OR b ;

END ARCHITECTURE one;

LIBRARY IEEE; --1位二进制全加器顶层设计描述

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY f_adder IS

PORT(ain,bin,cin : IN STD_LOGIC;

cout,sum : OUT STD_LOGIC);

END ENTITY f_adder;

ARCHITECTURE fd1 OF f_adder IS

COMPONENT h_adder --调用半加器声明语句

PORT ( a,b : IN STD_LOGIC;

co,so : OUT STD_LOGIC);

END COMPONENT;

COMPONENT or2a

PORT (a,b : IN STD_LOGIC;

c : OUT STD_LOGIC);

END COMPONENT;

SIGNAL d,e,f : STD_LOGIC; --定义3个信号作为内部的连接线。

BEGIN

u1 : h_adder PORT MAP(a=>ain,b=>bin,co=>d,so=>e);--例化语句

u2 : h_adder PORT MAP(a=>e,b=>cin,co=>f,so=>sum);

u3 : or2a PORT MAP(a=>d,b=>f,c=>cout);

END ARCHITECTURE fd1;

六、VHDL文本输入法设计实验步骤

1.新建项目，选择项目文件夹，输入工程名称，添加文件（一般为空），选择芯片型号，选择仿真工具（一般为默认），最后生成项目。

2.新建VHDL文件，输入设计语言，保存时要注意与工程文件名相同。如下图：

图（2）文本输入

3.保存好后，进行综合编译，如果有错误，折回修改。

4、建立波形文件，导入结点，并设置好仿真结束时间，保存文件，进行仿真设置，然后进行波形仿真，如下图：

图（4）

六、仿真波形分析

.如下图：

图（5）波形分析

经过分析，可知仿真结果与真值表相同

ain bin cin count sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1

1

1

1

1

因此，仿真正确。 七、硬件测试

1.选择菜单Assignment->Assignment Editor->Pin 窗口，选择菜单View Show All Known Pin Names ，此时编辑器将显示所有的输入输出信号，其中“To”列是信号列，“Location”列是引脚列，“General Function”列显示该引脚的通用功能。对于一个输入输出信号，双击对应的“Location”列，在弹出的下拉列表框内选择需要锁定的引脚号。

2.引脚锁定后，保存，必须重新进行一次全程编译，编译通过后才能编程下载。

3.编程下载，用下载线将计算机并口和试验箱上的JTAG 口接起来，接通电源。 选择Tools —>Programmer 菜单，打开programmer 窗口。 在mode 中选中JTAG ，将Program/Configure 下的笑方框选中

ain 0 0 bin 0 0 cin 0 1 其他类似不在一一分析 count 0 1 sum 0 1

4在开始编程之前，必须正确设置编程硬件。点击“Hardware Setup”按钮，打开硬件设置口。

3）点击A dd Hardware 按钮，出现A dd Hardware 对话框，如图1-35 所示。

图1-35 编程硬件选择对话框

4）在A dd Hardware 对话框中，从H ardware type 列表中选择所需要硬件类型，如果是 USB 接口的请参照用户使用手册中的 USB 电缆的安装与使用，如果使用的是并口下载线则选取如图 1-35 所示的硬件类型，点击 OK 按钮，完成对硬件类型的设置。回到编程器硬件设置窗口，点击C lose按钮退出设置。则在编程器对话框中的编程硬件类型会出现刚才选取的编程器硬件。

5）如果软件已运行一个工程，则在打开编程器的时候，编程器窗口会自动出现这个工程文件要加载到目标器件的文件，如果要加载其它文件可以从其它地方进行添加更改。选好加载文件后，再点选P rogam/Configure，编程模式选取JTAG 模式，点击STRAT 进行文件加载，直到加载进度变为100%，文件成功加载完成。

八、硬件测试结果

硬件测试:根据真值表，本次实验中，我的ain bin cin 分别取的是K1.K2.K3而输出count sum 取的是LED1和LED2,它们会根据K1.K2.K3的不同而显示亮灭，如输入000 ,由于输出count sum均为低电平，因此LED1和LED2均灭，输入111由于输入count sum均为高电平，因此LED1和LED2均亮，依据全加器真值表依次验证过后，结果与真值表相符合。试验成功。

九、试验心得

1、通过本次实验我基本熟悉了QUARTUSII的使用，分别学会了原理图输入法和VHDL

文本输入法，同时也学会了波形仿真，波形仿真要观察到程序所要的结果，应该正确设置仿真时间，否则无法全面显示程序要实现的功能。

2、在QUARTUSII软件使用方面，还是要注意一些细节问题，如原理图输入与VHDl文

本输入保存文件时不能保存在同一个文件夹下，否则在文本文件编译时，会提示半加器元件已存在，导致文件编译无法通过。工程名，vhdl文件名一定要与实体名相同等

3、硬件测试方面，要正确添加硬件、正确设置引脚进行引脚锁定，然后一定不要忘记

重新全程编译一遍，接下来是下载，有时由于接触不好会下载失败，我把实验箱关掉电源，重新插了下连接线，重新打开后，下载成功。

十、参考资料

《EDA技术实用教程》《EDA/SOPC系统开发平台》

FPGA4位全加器的设计

目录 一、设计原理 (2) 二、设计目的 (3) 三、设计容 (3) 四、设计步骤 (3) 五、总结与体会 (7)

4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 A和B为加法器的输入位串，对于4位加法器其位宽为4位，S为加法器输出位串，与输入位串相同，C为进位输入（CI）或输出（CO）。 实现代码为：全加器真值表如下： module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; 输入输出Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro实验环境。 ⑶了解Verilog HDL语言在FPGA中的使用。 ⑷了解4位全加器的Verilog HDL语言实现。 三、设计容 用Verilog HDL语言设计4位全加器，进行功能仿真演示。 四、设计步骤 1、创建工程及设计输入。 ⑴在E：\progect\目录下，新建名为count8的新工程。

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。 底层文件： LIBRARY ieee;

USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );

四位二进制加法器课程设计

课题名称与技术要求 课题名称： 四位二进制加法器设计 技术要求： 1)四位二进制加数与被加数输入 2)二位数码管显示 摘要 本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位 C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。 本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。 总体论证方案与选择 设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和

个位。综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。 加法器选择 全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。 1)串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 优点：电路比较简单。 最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。 2)超前进位加法器 为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。 优点：与串行进位加法器相比，（特别是位数比较大的时候）超前进位加法器的延迟时间大大缩短了。 缺点：电路比较复杂。 综上所述，由于此处位数为4（比较小），出于简单起见，这里选择串行进位加法器。 译码器Ⅱ选择 译码是编码的逆过程，将输入的每个二进制代码赋予的含意“翻译”过来，给出相应的输出信号。译码器是使用比较广泛的器材之一，主要分为：变量译码器和码制译码器，其中二进制译码器、二-十进制译码器和显示译码器三种最典型，使用十分广泛。显示译码器又分为七段译码器和八段

FPGA4位全加器的设计

目录 一、设计原理 (1) 二、设计目的 (1) 三、设计内容 (2) 四、设计步骤 (2) 五、总结与体会 (6)

4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA 为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 A 和 B 为加法器的输入位串，对于4位加法器其位宽为4位，S 为加法器输出位串，与输入位串相同， C 为进位输入（CI ）或输出（CO ）。 实现代码为： 全加器真值表如下： module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro 实验环境。 ⑶了解Verilog HDL 语言在FPGA 中的使用。 ⑷了解4位全加器的Verilog HDL 语言实现。 输 入 输 出 Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

三、设计内容 用Verilog HDL语言设计4位全加器，进行功能仿真演示。 四、设计步骤 1、创建工程及设计输入。 ⑴在E：\progect\目录下，新建名为count8的新工程。 ⑵器件族类型（Device Family）选择“Virtex2P” 器件型号（Device）选“XC2VP30 ff896-7” 综合工具（Synthesis Tool）选“XST(VHDL/Verilog)” 仿真器（Simulator）选“ISE Simulator”

实验一 4位全加器的设计

实验一4位全加器的设计 一、实验目的： 1 熟悉QuartusⅡ与ModelSim的使用； 2 学会使用文本输入方式和原理图输入方式进行工程设计； 3 分别使用数据流、行为和结构化描述方法进行四位全加器的设计； 4 理解RTL视图和Technology Map视图的区别； 5 掌握简单的testbench文件的编写。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示：

VHDL源程序如下（行为描述）：-- Quartus II VHDL Template -- Unsigned Adder library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity f_add is port ( a : in std_logic; b : in std_logic; ci : in std_logic; y : out std_logic; co : out std_logic ); end entity; architecture rtl of f_add is begin (co,y)<=('0',a)+('0',b)+('0',ci); end rtl;

8位全加器的设计

课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日

课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日

一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3

实验五全加器的设计及应用

实验五全加器的设计及应 用 The following text is amended on 12 November 2020.

实验五全加器的设计及应用一、实验目的 （1）进一步加深组和电路的设计方法。 （2）会用真值表设计半加器和全加器电路，验证其逻辑功能。 （3）掌握用数据选择器和译码器设计全加器的方法。 二、预习要求 （1）根据表5-1利用与非门设计半加器电路。 （2）根据表5-2利用异或门及与非门设计全加器电路。 三、实验器材 （1）实验仪器：数字电路实验箱、万用表； （2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153； 四、实验原理 1.半加器及全加器 电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。 （1）半加器 只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。框图如图5-1所示。一位半加器的真值表如表5-1所示。 由真值表写逻辑表达式： 画出逻辑图，如图5-2所示： （a）逻辑图（b）逻辑符号 图5-2 半加器 （2）全加器

能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。根据求和结果给出该位的进位信号。即一位全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。 下面给出了用基本门电路实现全加器的设计过程。 1）列出真值表，如表5-2所示。 从表5-2中看出，全 加器中包含着半加器，当01=-i C 时，不考虑低位来的进位，就是半加器。而在 全加器中1-i C 是个变量， 其值可为0 或1。 i S 、i C 的卡 2）画出诺图，如图5-3所示。 （a ） i S （b ） i C 图5-3 全加器的卡诺图 3）由卡诺图写出逻辑表达式： 如用代数法写表达式得： 即： 4）画出逻辑图，如图5-4（a ）所示；图5-4（b ）是全加器的逻辑符号。 （a ）逻辑图 （b ）逻辑符号 图5-4 全加器 五、实验内容 1．利用异或门及与非门实现一位全加器，并验证其功能。 答：逻辑电路图如下： 2. 试用全加器实现四位二进制全减器。 3. 试用一片四位二进制全加器将一位8421BCD 码转换成余3码，画出电路图，并测试其功能。 4. 试用一片3—8线译码器及四输入与非门设计一位全加器，要求电路最简，画出设计电路图，并测试其功能。 5. 试用74LS86组成二个四位二进制数的比较电路，要求两数相等时其输出为“1” ，反之为“0”。 6. 试用双四选一数据选择器和与非门分别构成全加器及全减器，写出表达式，画出逻辑图，要求电路最简，并测试其功能。 半加器 全加器

四位全加器设计

四位全加器设计 The design of 4 bit full_adder4 摘要通过EDA软件，利用VHDL硬件描述语言，与原理图来完成四位全加器设计，此设计由简单到复杂，先合成一个半加器，再通过元件例化语句编写一位全加器，然后用四个全加器采用原理图便可合成此设计，并进行时序仿真，硬件下载 Abstrct Making use of VHDL and EDA soft-ware complete a four-f_adder design,It is a simple way tranffering to a complex way.At first,we are able to make up a h_adder,then making full use of it and an component sentence carry out a f_adder,at last ,we can adopt the picture of theory,then the design is on my eyes. 关键词 VHDL语言、半加器、全加器、原理图四位全加器设计 Key words VHDL language ,h_adder,f_adder,principium_ picture,full_adder4 引言VHDL于1983年由美国国防部发起创建，由IEEE进一步发展,从此,VHDL 成为硬件描述语言的业界标准之一, VHDL语言具有很强的电路描述和建模能力,能从多个层次对数字系统进行描述和建模,从而大大简化了硬件设计任务,提高了设计效率和可靠性,现今已得到广泛应用,此时利用它的优势来实现四位全加器设计. 1 掌握基本知识 1.1电路的VHDL描述有两大部分组成 1.1.1以关键词ENTITY引导，END ENTITY mux21a结尾的语句部分，称为实体。VHDL的实体描述了电路器件的外部情况及各信号端口的基本性质. 1.1.2以关键词ARCHITECTURE引导，END ARCHITECTURE one 结尾的语句部分，成为结构体。结构体负责描述电路器件的内部逻辑功能或电路结构。 1.2原理图的相关知识 这是一种类似于传统的原理图编辑输入方式，即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件

4位全加器设计解析

可编程逻辑器件设计大作业 题目四位全加器设计 学院自动化与电气工程学院 班级 姓名 学号 2104年12月30 日

目录 摘要 (1) 1.设计目的 (2) 2.设计要求 (2) 3.设计原理 (2) 3.1.四位全加器 (2) 3.2.四位全加器的原理图 (4) 4.设计方案 (4) 4.1.仿真软件 (4) 4.2.全加器原理 (5) 4.2.1一位全加器的设计与原理 (5) 4.2.2四位全加器的原理及程序设计 (5) 5.程序设计 (7) 6.仿真及结果 (8) 总结与体会 (10) 参考文献 (11)

摘要 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 本次设计是用VHDL语言设计四位全加器，并用Quartus II仿真。 关键词：VHDL 四位全加器Quartus II

四位全加器设计 1.设计目的 复习加法器的原理，掌握加法器的设计实现方法，设计实现数字系统设计中常用的4位全加器，在此基础上进一步熟悉MAX+PLUSⅡ或Quartus II软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。 2.设计要求 1）复习EDA的相关技术与方法； 2）掌握VHDL或者Verilog语言，并要求能编写程序。 3）Quartus软件的使用：掌握程序编辑、编译、调试、仿真方法。 4）设计相关简单的电路，完成既定的功能。 3.设计原理 3.1.四位全加器 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。 多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 四位全加器可对两个多位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。 其中CIN表示输入进位位，COUT表示输出进位位，输入A和B分别表示

四位二进制全加器设计

组合逻辑电路课程设计 题目：用74ls283构成四位二进制全加/减器 一、设计思路 74ls283为四位加法器，而如果希望进行减法运算，则需要将其转化为加法，而之前学到，二进制运算，一个数减去另一个数，即等于加上其补码。于是得到如下公式，A-B=A+(-B)=A+B’+1。 将其全部视为加法运算，即一个数加上一个正数或者一个负数，这个数为加数B。 那么，需要将加数增添一位符号位，以区分正负。因为74ls283芯片的引脚为低位 向正在运算的数的进位，所以可以将其作为加数的符号位。当其为正数时，输入为0，即计算A+B。而当加数为负数时候，使其输入为1，并将B取反，再加上进位1，正好与公式相符。 根据以上原理，应用输入作为符号位，进行4位被加（减）数与5位加（减） 数的加法运算。设A3-A0为被加（减）数，B3-B0为加（减）数，M0为符号位。当M0为0时表示正数，为1时表示负数。而当B为负数需要取反时，刚好可以利用异或门的特性来进行，即1异或B等于B’，0异或B等于B即将B的各个数位和M0通过异或门相连，即可以做到负数取反。 二、电路图 如图，输入输出ABC都用LED来指示二进制的数值，开关S2控制A的数值，S1

控制B的数值以及符号位。BX1指示灯指示的是输入B经过异或门作用后的电平。三、由于此电路进行的是加法运算，两个加数一共2的9次方中组合，所以真值表又多 又显而易见，此处将不给出。 四、举例演示： （1）5+6=11 如图拨动开关，A=5，B=6，可见C为11的二进制表示1011。 （2）7-3=4

如图，将M0置为1以表示负数。BX1表示的是3的反码，在74283中进行了加1的运算即变成了补码，输出结果为0100（2）=4（10） （3）1000+1000=10000 由于输出只有四位，而1000+1000会产生进位。而74283的输出有C4引脚，即进位口，所以当结果需要进位时，结果表示为C4引脚即二极管O值为1。 五、结论 以上分析，得知此电路可以进行四位二进制加减法运算，运用集成芯片，运用其已有的功能，可以帮助我们更加轻松的实现电路的设计，可以大大简化过程。

4位二进制加法器课程设计

长安大学 电工与电子技术课程设计 题目：4位二进制加法器学院：汽车学院 专业：汽车运用工程 班级： 姓名： 学号： 指导老师：李三财

目录 一、课题名称与技术要求··························· 二、摘要········································· 三、总体设计方案论证及选择······················· 1、方案论证与选择······························ 2、加法器的选取································ 3、译码器的选取································ 4、数码管的选取································ 四、设计方案的原理框图、总体电路原理图及说明····· 1、原理框图···································· 2、总体电路原理图······························ 3、说明········································ 五、单元电路设计、主要元器件选择及电路参数计算··· 1、单元电路设计································ 2、主要元器件选择······························ 六、收获与体会及存在的问题······················· 七、参考文献····································· 八、附件·········································

用门电路设计一位的全加器-参考模板

实验二组合逻辑设计 一、实验目的 1、掌握组合电路设计的具体步骤和方法； 2、巩固门电路的运用和电路搭建能力； 3、掌握功能表的建立与运用； 4、为体验MSI（中规模集成电路）打基础。 二、实验使用的器件和设备 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 TDS-4数字系统综合实验平台1台 三、实验内容 1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。 2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。 3．等价变换Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4．画出变换后的原理图和接线图。 四、实验过程 1、选择实验题目，分析逻辑功能 用门电路设计一位的全加器 一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。 2、根据逻辑功能写出真值表； 3、根据真值表写出逻辑函数表达式；

Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4、利用卡诺图法或布尔代数法对逻辑函数表达式进行化简； 不需化简 Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 5、将化简的逻辑表达式等价变换，统计出实验所需芯片； Si=Ai○十Bi○十Ci-1 所需芯片： 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表； 1A 1 1B 2 3 1Y 4 2A VCC 4B 4A 4Y 14 13 12 11 2B 5 2Y 6 7 GND 3B 3A 3Y 10 9 8 74LS86 VCC A B 1A 1 1B 2 3 1Y 4 2A VCC 4B 4A 4Y 14 13 12 11 2B 5 2Y 6 7 GND 3B 3A 3Y 10 9 8 74LS00 VCC A B 74LS86接线图 74LS00接线图 74LS 86芯片测试结果74LS00 芯片测试结果 7、根据化简后的逻辑函数表达式，画出实验原理图； A B 理论值测量值 0 0 0 0 0 1 1 1 1 0 1 1 1 1 0 0 A B 理论值测量值 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0

四位全加器

《计算机组成原理》 实验报告 题目:四位全加器的设计与实现 1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。

3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计） 一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述： 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件 4）保存为h-adder将当前设计文件设置成工程文件。 5）编译

B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

其中有四个元件为一位全加器（f-adder），其余为九个input元件；五个output 元件。、 4）编译通过。 6、实验结果与分析 1）建立波形图进行半加器、一位全加器和四位全加器的波形观察, 2）设定仿真时间为60.0us。 3）运行仿真器得到下面波形图: 半加器：

课题设计一个四位全加器

电子设计自动化课程实验报告 学号：08291117 姓名: 图尔荪。依明 班级：电气0804 任课老师：李景新

EDA第二次实验报告 第二次实验报告

2 EDA第二次实验报告 组合电路设计（一） 课题：设计一个四位全加器，进位输出是快速进位位 一、实验内容

设计一个四位的全加器，进位输出是快速进位位； 二、实验设计及过程 （1）设计思路 快速进位加法器，也就是超前进位加法器，其原理简单地说就是使各位的进位直接由加数和被加数来决定，即有如下逻辑表达式：C?AB?AC?BC?AB?(A?B)C1i?1i?iiiiiiiii?i1而不需要依赖低位进位。 逻辑表达式解释：当第i位被加数A和加数B均为1时，有ii，由“或”的原理可知，不论低位运算结果1?AB CB)(A?ii1?iii如何，本位必然有进位输出（）。当A和B中只有一个为1C?ii i且，因此时，有。所以，四11?B?BA0A?C?C iiii1ii?位二进制全加器的“和”与“进位”相结合，可得到表达式： 3 EDA第二次实验报告 S?A?B?C1iiii?从而构成快速进位加法器。 （2）流程图

4 EDA第二次实验报告 （3）程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL;

ENTITY quanjiaqi IS PORT(A0,A1,A2,A3,B0,B1,B2,B3,Ci:IN STD_LOGIC; S0,S1,S2,S3,Co:OUT STD_LOGIC ); END quanjiaqi; ARCHITECTURE beth OF quanjiaqi IS BEGIN PROCESS(A0,A1,A2,A3,B0,B1,B2,B3,Ci) V ARIABLE U0,U1,U2:STD_LOGIC; BEGIN S0<=(A0 xor B0) xor Ci; U0:=(A0 AND B0) OR ((A0 OR B0) AND Ci); S1<=(A1 xor B1) xor U0; U1:=(A1 AND B1) OR ((A1 OR B1) AND A0 and B0) or ((A1 or B1) and (A0 or B0) and Ci); 5 EDA第二次实验报告 S2<=(A2 xor B2) xor U1; U2:=(A2 and B2) or ((A2 or B2) and A1 and B1) or ((A2 or B2) and (A1 or B1) and A0 and B0) or ((A2 or B2) and (A1 or B1) and (A0 or B0) and Ci); S3<=(A3 xor B3) xor U2;

四位全加器实验报告

《四位全加器》实验报告 题目:___ ____ 学号:___ _____姓名:____ _______ 教师:____ ____

1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。 3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计） 一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述： 根据半加器真值表可以画出半加器的电路图。 a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件

4）保存为h-adder将当前设计文件设置成工程文件。 5）编译 B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

EDA VHDL 4位全加器实验报告解析

姓名：车琳班级：通信1101班 学号：0121109320130 实验一用原理图输入法设计4位全加器 一、实验目的 1）熟悉利用Quartus II 的原理图输入方法设计简单组合电路； 2）掌握层次化设计的方法； 3）通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 二、实验内容 1）完成半加器、全加器和4位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。 2）建立一个更高的层次的原理图设计，利用以上获得的1位全加器构成的4位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。 三、实验仪器 1）计算机及操作系统； 2）QuartusII软件； 3）编程电缆。

四、实验原理 一个4位全加器可以由4个一位全加器 构成，加法器间的进位可以串行方式实现， 即将低位加法器的进位输出 cout 与相邻的 高位加法器的最低进位输入信号 cin 相接。 一个1位全加器可以参考教材介绍的方 法来完成。1位全加器示意图如图1所示。 其中，其中CI 为输入进位位，CO 为输出进位位，输入A 和B 分别为加数和被加数。S 为输出和，其功能可用布尔代数式表示为： i i i i o i i i ABC ABC ABC ABC C ABC C B A C B A C B A S +++=+++= 五、实验步骤 1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键 2、键3（PIO0/1/2）分别接ain 、bin 、cin ；发光管D2、D1（PIO9/8）分别接sum 和cout 。 2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真、和硬件测试。建议选择电路模式1（附图F-2）：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout 。 1、一位全加器设计输入 1）创建文件。采用File\new 菜单，创建图形文件。 2）添加元件。采用菜单symbol\enter symbol ，在弹出的对话框中选中相应的库与元件，添加元件，构成一位全加器并保存。 2、一位全加器元件的创建 1）对上述文件编译综合仿真。 2）生成元件。 3）采用菜单FILE\CREATE SYMBOL 生成一位全加器元件。

用一位全加器设计一个四位的加法器

专业：计算机科学与技术班级：1班姓名：洪露露学号：090308013 实验二 一．实验目的： 用一位全加器设计一个四位的加法器 二. 实验内容 a.利用MAX+plusⅡ软件，对下图所示的逻辑图进行编译和仿真，并选择器件进行定时分析。 b. 利用一位全加器设计一个四位的加法器 三. 实验过程 (1) 在实验一做完的全加器的基础上，在原理图编辑窗口中插入所有四个全加器,将它们联接成一个四位的加法器。 (2) 为了使输入输出的线减少，可以使用总线加标号的画法。 (3) 将连接好的原理图保存在全加器的设计目录下。 (4) 将设计项目设置成工程文件(PROJECT),选择目标器件并编译; (5) 保存原理图文件，对其进行编译，仿真，用“模式1”配引脚，

下载到实验仪（具体的操作方法同实验一的相同，可以参考实验一的课件）。 (6) 选择波形编辑器文件,从SNF文件中输入设计文件的信号节点，列出并选择需要观察的信号节点； (7) 将仿真时的“end time”选项设为60us，并将标尺的尺度缩小。 (8) 把波形文件存盘，选择、运行仿真器； 带有引脚锁定的四位加法器原理图： 四位加法器的波形图 选用结构图1 , 引脚对应情况 实验板位置加法器信号通用目标器件引脚名目标器件EP1K30TC144引脚号

键1 a[3..0] PIO3-PIO0 12、10、9、8 键2 b[3..0] PIO7-PIO4 19、18、17、13 数码管7 s[3..0] PIO27-PIO24 67、65、42、41 发光二极管D7 c4 PIO38 83 （9）并编程下载,硬件测试逻辑功能 四．实验结果分析 该实验是用一位全加器设计一个四位加法器，就是当以二进制的形式输入两个四位数进行相加，得出进位和本位，再把进位跟下个本位相加在得出进位，以此类推，最终得出一个相加的结果。 五.遇到问题及解决方法 1．在编译原理图的时候会出现很多个错误提示，以至于无法对原理图编译成功。 解决方法：重新打开编辑好的原理图，查看输入输出处a[3..0],b[3..0]h 和s[3..0]这三个地方是否有两个点。 2在进行编译的时候系统提示找不到全加器的编译原理图，以至于没办法编译成功

用门电路设计一位的全加器

用门电路设计一位的全 加器 -CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN

实验二组合逻辑设计 一、实验目的 1、掌握组合电路设计的具体步骤和方法； 2、巩固门电路的运用和电路搭建能力； 3、掌握功能表的建立与运用； 4、为体验MSI（中规模集成电路）打基础。 二、实验使用的器件和设备 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 TDS-4数字系统综合实验平台1台 三、实验内容 1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。 2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。 3．等价变换Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4．画出变换后的原理图和接线图。 四、实验过程 1、选择实验题目，分析逻辑功能 用门电路设计一位的全加器 一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。 2 3、根据真值表写出逻辑函数表达式；

Si=Ai ○十Bi ○十Ci-1 Ci=AiBi +（Ai ○十Bi ）Ci-1 4、利用卡诺图法或布尔代数法对逻辑函数表达式进行化简； 不需化简 Si=Ai ○十Bi ○十Ci-1 Ci=AiBi +（Ai ○十Bi ）Ci-1 5、将化简的逻辑表达式等价变换，统计出实验所需芯片； Si=Ai ○十Bi ○十Ci-1 所需芯片： 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表； 1A 11B 231Y 42A VCC 4B 4A 4Y 141312112B 52Y 67 GND 3B 3A 3Y 1098 74LS86 VCC A B 1A 11B 2 31Y 42A VCC 4B 4A 4Y 141312112B 52Y 67 GND 3B 3A 3Y 1098 74LS00 VCC A B 74LS86接线图 74LS00接线图 74LS 86芯片测试结果 7、根据化简后的逻辑 函数表达式，画出实验原理图； A B 理论值 测量 值 0 0 0 0 0 1 1 1 1 0 1 1 1 1 0 0 A B 理论值 测量值 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0

用层次原理图设计四位全加器教案

【用层次原理图设计四位全加器】电子教案 授课教师：贡建霞班级： 1210 时间： 2012年10月18日第二节地点：三楼CAD室 教学单元（章节）：用层次原理图设计四位全加器 教学目标1、了解层次电路设计方法； 2、掌握层次电路原理图的基本组成； 3、掌握层次电路原理图中的层次关系； 4、运用Protel 99 SE 原理图编辑器绘制复杂的层次电路原理图； 5、提高学生的动手能力及团队合作的意识。 教学重点掌握层次电路原理图的基本组成 教学难点运用Protel 99 SE 原理图编辑器绘制复杂的层次电路原理图 教学环节教学内容教师活动学生活动 创设情境导入新课看一看： 彩电的原理图 图片展示 介绍复杂的电路图无法 在一张图纸中画下，引 出层次设计 思考：当 电路图无 法在一张 图纸中画 下时，怎 么办？ 落实知识，完成任务：学习知识点学一学： 知识点1：放置方块电路 启动放置方块电路方式有两种： 1.点击画电路图工具栏里的图标。 2.执行菜单命令Place/Sheet Symbol。 知识点2：方块电路的进出点 启动放置方块电路进出点的命令有两 种方式： 1.点击画电路图工具栏里的图标 一、放置方块电路 1．放置方块电路。 2．设置方块电路编辑 对话框 二、放置方块电路的进 出点 1．放置方块图进出点 启动放置方块图进出 点命令后，光标变成十 字状，将光标移动到方 块电路中，点击鼠标， 光标上面出现一个小圆 1、认真 听讲 2、观察教 师操作 3、动手操 作，出现 问题思考 提问，熟 练操作方 法。

2.执行菜单命令“Place\Add Sheet Entry”。 知识点3：电路的输入输出点 启动放置输入输出点的命令有两种方法： 1.点击画电路图工具栏里的图标 。 2.执行菜单“Place\Port”。 知识点4：层次电路设计方法 1.而下的设计方法 2.自下而上的设计方法 看一看： 教师示范 做一做： 学生练习2．设置方块图进出点对话框 三、电路的输入输出点1．放置输入输出点2．设置输入输出点四、层次电路设计方法讲解、示范操作 落实知识，完成任务：层次电路设计实例1．自上而下的层次电路设计方法 （1）在前面创建的项目里，执行菜单 命令： File→New→schematic，创建 一个新的原理图文件，并改名为主图4 Full Adder.sch。 （2）放置四个框图名字（Name）分别 为F0-F3的方块图，内层电路名（File Name）为Full Adder。 （3）放置方块电路进出点，并编辑方 块电路进出点名称。 （4）画出其它部分电路，和各方块图 的进出点之间连线，完成后即可得到主 控模块电路图。 （5）由项目方块图生成子系统方块图。 教师讲解示范，要求学 生利用自上而下的层次 电路设计方法完成电 路： 主控模块电路图 4 Full Adder.sch 子系统方块图 观察操作 按照要求 完成设计