锁相环分析

几种常见锁相环分析

并网变换器对锁相环的基本要求：

（1）电网电压经常发生跌落、闪变等动态电能质量问题，并且这些异常的出现均是不可预计而且需要及时补偿的。所以要求并网变换器能够对电网电压相位的变化在ms级的时间内能做出快速的响应，即要求并网变换器的锁相方法要有良好的动态性能，保证当电压跌落和骤升时不对锁相性能造成太大影响。

（2）三相电压不平衡时，要求电力电子装置的锁相方法能够捕获正序基波分量的相位，对三相不平衡情况有很强的抑制作用。

（3）锁相环应该能快速检测到电网电压发生相位、频率突变等问题。

（4）要求锁相方法对畸变电压要有很强的抑制作用。

（5）对于一些电力补偿装置如动态电压恢复器，锁相方法不仅要实时检测网侧电压的相位，而且要实时监测网侧电压的幅值变化状况用来判断并决定电力补偿装置的工作模式

1、基于低通滤波器的锁相方法

Karimi-Ghartemani.M和Reza Iravani.A提出了基于低通滤波器的锁相方法，其原理如图所示。三相电网电压从三相静止坐标系转换为两相静止坐标系，利用常见的低通滤波器滤除电网中的谐波干扰，然后对信号进行标么化处理，从而得到电网电压的相位，旋转矩阵R用于补偿滤波器所造成的相位滞后。

原理及R

优点：避免检测过零点带来的问题

缺点：1、在设计低通滤波器时，需要在系统滤波器的鲁棒性和动态响应之间做出折中的选择，较低的截止频率可以抑制系统谐波对相位检测的干扰，但是也相应的降低了系统的响应速度。2、这种方法需求得反三角函数值，计算速度较慢，尤其在系统频率变动和三相电压不平衡时，对畸变电压的抑制作用弱，因此无法正确锁相。

参考文献Method for Synchronization of Power Electronic Converters in Polluted and Variable-Frequency

2、基于空间矢量滤波器(SVF)的锁相方法

空间矢量滤波器是一种用于空间矢量滤波的新型滤波器，它是基于电网电压的αβ分量相互关系相互影响的基础上提出的。这时候电压矢量可以视为以恒定的幅值和频率旋转，有两个输入量

原理

优点：此锁相方法在稳态情况下不会产生任何相位滞后

缺点：仍然是对电网电压频率变换以及三相电网的不平衡非常敏感。

3、基于扩展卡尔曼滤波器(EKF)的锁相方法

卡尔曼滤波器可以用来估计电网电压幅值、相位以及频率的状态向量

原理及框图

优点：

缺点：1、这种方法是建立在具有充分的状态空间模型能够反映状态向量的变化的基础之上的。而在各种各样的电网畸变情况下如何准确的设计滤波器使之适应状态向量的变化是十分困难的事情。2、这种方法同样不能解决三相电网不平衡带来的问题，3、卡尔曼滤波器庞大的计算量更加地限制了这种方法的应用范围

4、基于加权最小二乘法估计(WLSE)的锁相方法

原理及框图

优点：1、不但可以抑制不平衡系统中的负序分量的影响，2、而且能够提高对频率变化的鲁棒性。

缺点：1、当电网频率变化时，动态响应时间比较长；2、对电网噪声和畸变时的鲁棒性较差等。

以上几种锁相方法都存在响应慢，对系统频率变化和三相电压不平衡较敏感问题，不适宜应用于电网畸变严重，动态响应要求高的场合。

5、基于单同步坐标系的软件锁相环（SSRF SPLL）

假设电网电压为三相平衡电压，因此可以表示为

将电压信号从a b c三相坐标变换到αβ坐标(clarke变换)为

从α,β坐标变换到d ,q同步旋转坐标(park变换)为

原理如下图所示

Wo信号什么时候加入，初始不为0会影响结果吗？取消加入Wo呢？

将锁相误差输入PI调节器，为加快锁相速度，将输出值加上初始工频角频率ω0，从而得到锁相的角频率输出，经过积分得到锁相相位值。

由数学模型可见，锁相环实质上是一个反馈控制系统，它与常规控制系统不同之处在于：常规控制系统采集的是经传感器转换或直接从系统采集的电压或电流信号，而PLL采集的则是相位信号。

6、基于双同步坐标系的解耦软件锁相环（DDSRF SPLL）

建立正序、负序两个dq坐标系，并通过解耦网络和滤波环节，实现电压频率，相位，和幅值的检测。如下图

优点：最大的优点就是解决了三相不平衡电网电压的精确检测

参考文献：P. Rodriguez Double Synchronous Reference Frame PLL for Power Converters Control

7、基于对称分量法的单同步坐标系的锁相环（EPLL-SSRF SPLL）

是首先通过计算将不平衡电压中的正序分量分解出来，然后将正序分量作为SSRF SPLL 的输入，从而抑制了电压中的负序分量所导致的2次谐波分量的影响。

EPLL鉴相环节，其最大特点是输出信号y(t)与外部输入信号u(t)的基波分量波形一致而且两者是同步的，即他们之间没有相位差。利用这个特性可以将待检测信号中理想正弦成分与干扰成分检测分离出来。原理如下图

利用EPLL能获得基波电压和移相90°的电压信号，再根据公式可实现基波正序电压的提取。可以消除三相电压不平衡造成的影响，并对谐波有很强的抑制作用。整个锁相环结构如下图：

（DDSRF SPLL）、（SSRF SPLL）、（EPLL-SSRF SPLL）三种锁相方法比较

1、当三相电压平衡时，三种锁相环都能够准确锁相，在相同的PI控制参数条件下，SSRF SPLL的动态响应速度较快。

2、当电压发生频率、相位突变时，三种锁相环都能及时、快速的进行重新锁相。

3、当三相电压中含有低次谐波时，SSRF SPLL抑制谐波的能力较差，只能靠降低带宽来减弱谐波的影响，却大大地影响了动态响应速度。DDSRF SPLL因自身含有滤波环节，对谐波有一定的抑制作用。EPLL-SSRF SPLL是通过二次滤波后，再进行锁相，抑制谐波的能力较强。

4、当电网电压发生偏移时，DDSRF SPLL和SSRF SPLL的锁相效果不受影响，但EPLL-SSRF SPLL不能准确锁相，主要因为EPLL不能对输入电压进行准确的基波和相位检测。

5、当三相电压不平衡时，SSRF SPLL所产生的误差信号始终含有频率为2ω的谐波信号，只有通过降低系统带宽来减小静差，做不到无静差控制，锁相效果受到很大的影响。

DDSRF SPLL有效的分离出三相正序电压及其幅值的有效值，消除误差信号所含的2次谐波，控制正序分量跟随正序参考给定且稳态无静差，抑制交流负序分量对正序dq坐标上的影响，保证了锁相环高性能的输出。但是它在保证较好的动态响应的同时很好的解决了三相不平衡电压的锁相问题，而且同时能够精确检测电压的幅值、频率等信息。

EPLL-SSRF SPLL也能抑制不平衡电压中负序分量的影响，通过对基波正序分量的提取来保证锁相环的准确输出，由于含有多个锁相电路，系统的动态响应相对慢一些，但也能保证动态响应的同时解决了三相不平衡电压的锁相问题，对某些要求比较高的场合可以比较择之。

【文献1】

【重要】锁相环的相位噪声分析

锁相环路相位噪声分析 张文军 电信0802 【摘要】本文对锁相电路的相位噪声进行了论述，并对其中各组成部件的相位噪声也做了较为详细的分析。文中最后提出了改进锁相环相位噪声的办法。 【关键词】锁相环；相位噪声；分析 引言 相位噪声是一项非常重要的性能指标，它对电子设备和电子系统的影响很大，从频域看它分布的载波信号两旁按幂律谱分布。用这种信号无论做发射激励信号，还是接收机本振信号以及各种频率基准，这些信号在解调过程中都会和信号一样出现在解调终端，引起基带信噪比下降。在通信系统中使环路信噪比下将，误码率增加；在雷达系统中影响目标的分辨能力，即改善因子。接收机本振的相位噪声遇到强干扰信号时，会产生“倒混频”，使接收机有效噪声系数增加。随着电子技术的发展，对频率源的信号噪声要求越来越严格，因此低相位噪声在物理、天文、无线电通信、雷达、航空、航天以及精密计量、仪器仪表等各种领域里都受到重视。 1 相位噪声概述 相位噪声 ，就是指在系统内各种噪声作用下所表现的相位随机起伏，相位的随机 起伏起必然引起频率随机起伏，这种起伏速度较快，所以又称之为短期频率稳定度。 理想情况下，合成器的输出信号在频域中为根单一的谱线，而实际上任何信号的频谱都不可能绝对纯净，总会受到噪声的调制产生调制边带。由于相位噪声的存在，使波形发生畸变。在频域中其输出信号的谱线就不再是一条单根的谱线，而是以调制边带的形式连续地分布在载波的两边，在主谱两边出现了一些附加的频谱，从而导致频谱的扩展，相位噪声的边带是双边 的，是以0f 为中心对称的，但为了研究方便，一般只取一个边带。其定义为偏离载频1Hz 带宽内单边带相位噪声的功率与载频信号功率之比，它是偏离 载频的复氏频率m f 的函 数 ，记为 () m f ζ，单位为d B c ／ Hz ，即 ()010lg[/](1) m SSB f P P ζ= 式中SSB P 为偏离载频m f 处，1Hz 带宽内单边带噪声功率；0P 为载波信号功率。

锁相环分析

几种常见锁相环分析 并网变换器对锁相环的基本要求： （1）电网电压经常发生跌落、闪变等动态电能质量问题，并且这些异常的出现均是不可预计而且需要及时补偿的。所以要求并网变换器能够对电网电压相位的变化在ms级的时间内能做出快速的响应，即要求并网变换器的锁相方法要有良好的动态性能，保证当电压跌落和骤升时不对锁相性能造成太大影响。 （2）三相电压不平衡时，要求电力电子装置的锁相方法能够捕获正序基波分量的相位，对三相不平衡情况有很强的抑制作用。 （3）锁相环应该能快速检测到电网电压发生相位、频率突变等问题。 （4）要求锁相方法对畸变电压要有很强的抑制作用。 （5）对于一些电力补偿装置如动态电压恢复器，锁相方法不仅要实时检测网侧电压的相位，而且要实时监测网侧电压的幅值变化状况用来判断并决定电力补偿装置的工作模式 1、基于低通滤波器的锁相方法 Karimi-Ghartemani.M和Reza Iravani.A提出了基于低通滤波器的锁相方法，其原理如图所示。三相电网电压从三相静止坐标系转换为两相静止坐标系，利用常见的低通滤波器滤除电网中的谐波干扰，然后对信号进行标么化处理，从而得到电网电压的相位，旋转矩阵R用于补偿滤波器所造成的相位滞后。 原理及R 优点：避免检测过零点带来的问题 缺点：1、在设计低通滤波器时，需要在系统滤波器的鲁棒性和动态响应之间做出折中的选择，较低的截止频率可以抑制系统谐波对相位检测的干扰，但是也相应的降低了系统的响应速度。2、这种方法需求得反三角函数值，计算速度较慢，尤其在系统频率变动和三相电压不平衡时，对畸变电压的抑制作用弱，因此无法正确锁相。 参考文献Method for Synchronization of Power Electronic Converters in Polluted and Variable-Frequency 2、基于空间矢量滤波器(SVF)的锁相方法 空间矢量滤波器是一种用于空间矢量滤波的新型滤波器，它是基于电网电压的αβ分量相互关系相互影响的基础上提出的。这时候电压矢量可以视为以恒定的幅值和频率旋转，有两个输入量 原理

锁相环基本原理及其应用

锁相环及其应用 所谓锁相环路，实际是指自动相位控制电路（APC）,它是利用两个电信号的相位 误差，通过环路自身调整作用，实现频率准确跟踪的系统，称该系统为锁相环路，简称环路，通常 用PLL表示。 称VCO ）三个部件组成闭合系统。这是一个基本环路，其各种形式均由它变化而来 PLL概念 设环路输入信号V i= V im Sin( 3 i t+ 0 i) 环路输出信号V o= V om Sin( 3 o t+ 0 o) 其中 3 o = 3 r +△ 3 o 率的自动控制系统称为锁相环路 PLL构成 由鉴相器（PD环路滤波器（LPF）压控振荡器（VCO组成的环路 通过相位反馈控制, 最终使相位保持同步, 实现了受控频率准确跟踪基准信号频锁相环路是由鉴相器（简称PD）、环路滤波器（简称LPF或LF ）和压控振荡器（简

ejt 戶心(tAejt)谋差相檯 PLL 原理 从捕捉过程一锁定 A.捕捉过程(是失锁的) 0 i — 0 i 均是随时间变化的，经相位比较产生误差相位 0 e = 0 i - 0 o ,也是变化的。 b. 0 e (t)由鉴相器产生误差电压 V d (t)= f ( 0 e )完成相位误差一电压的变换作用。 V d (t)为交流电压。 C. V d (t)经环路滤波，滤除高频分量和干扰噪声得到纯净控制电压，由 VCO 产生 控制角频差△ 3 0,使3 0随3i 变化。 B.锁定(即相位稳定) 即 3 0= 3 r + △ 3 Omax 。 3 r 为VCO 固有振荡角频率。) 锁相基本组成和基本方程(时域) 各基本组成部件 鉴相器(PD) a. 一旦锁定0 e (t)= 0 e -(很小常数) V d (t)= V d (直流电压) b. 3 0= 3 i 输出频率恒等于输入频率(无角频差，同时控制角频差为最大△ 3 Omax

锁相环的基本原理和模型

1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器

锁相环相位噪声与环路带宽的关系分析

锁相环相位噪声与环路带宽的关系分析 2009-09-09 15:13:17 作者：李仲秋曾全胜来源：现代电子技术 关键字：电荷泵锁相环相位噪声功率谱密度环路带宽 0 引言 电荷泵锁相环是闭环系统，系统各个部分都是一个噪声源，各部分噪声的大小不仅与电路本身有关，而且还与环路带宽等因素有关。因此，设计时必须分析其各频率范围内噪声源影响力的大小，权衡确定环路带宽与各噪声源的相互制约关系。以下利用锁相环的等效噪声模型，重点分析电荷泵锁相环系统的相位噪声特性，得出系统噪声特性的分布特点以及与环路带宽的关系。 1 电荷泵锁相环的基本原理 图1为电荷泵锁相环的示意图，主要由鉴相鉴频器(PFD)、电荷泵、滤波器、压控振荡器(VCO)、分频器等5部分组成，鉴相鉴频器主要用来检测输入信号x(t)与反馈信号xf(t)的频率、相位误差，并产生UP，DOWN信号控制电荷泵的开关。电荷泵由两个对称的电流源和开关组成。电荷泵的开关会对滤波器上的电容充放电，电流经过滤波器滤波后滤掉高频信号，在滤波器上产生能调整压控振荡器频率和相位的电压v(t)。当v(t)上的电压被调整为一个合适的电压值时，xi(t)的频率和相位与x(t)的一致，系统最终处于平衡状态，从而实现对输入信号的跟踪。

2 电荷泵锁相环的噪声模型与相位噪声特性分析 电荷泵锁相环的环路等效噪声模型可以用锁相环各子模块附加噪声源表示。图2给出了带有无源滤波器锁相环噪声源模的型。设fm为距离调制频率的偏移量，该图中主分频器、参考时钟分频器的均方噪声功率谱密度分别被表示为ψd(fm)和ψrcf(fm)；鉴相鉴频器的相位噪声被表示为ψpd(fm)；晶体振荡器的相位噪声被表示为ψx(fm)；相位噪声源的单位是电荷泵的噪声被等价为电流源inp(fm)(单位： )； 滤波器的噪声被等价为电压源Vnf(fm)(单位： 的自由振荡噪声被表示为 环路输出信号的均方噪声功率谱密度被表示为它是闭环情况下所有噪声源影响的总和。输出相位噪声功率谱密度可以表示为： 式中：ψo lp2(fm)为具有低通传输函数的噪声源功率谱密度；ψohp2(fm)为具有高通传输函数的噪声源功率谱密度。 在图2所示的噪声源等效模型中，ψd(fm)，ψref(fm)，ψpd(fm)，ψx(fm)和inp(fm)具有低通传输特性，其传输函数可以表示为： 式中：G(s)和H(s)分别为环路的开环增益函数和闭环增益函数。归一化的电荷泵相位噪声inp(fm)／Kpd和晶体振荡器噪声ψx(fm)／R对ψo lp(fm)的影响也可以用式(2)来表示。当用j2πfm代替s时，ψo2(fm)中具有低通传输函数噪声源功率谱密度的噪声分量ψo lp2 (fm)可以表示为：

锁相环中的相位噪声研究

The Research of Noise in The PLL LU Shiqiang , YANG Guoyu ( School of the Microwave engineering ,UESTC ChengDu 610054 China ) Absract This articles introducs the basic concepts and the phase noise in phase-locked loops (PLLs). It focus on a detailed examination of two critical specifications associated with PLLs : phase noise and reference spurs. What causes them and how can they be minimized? Also it inculdes an example . Key words ：PLL ; Phase Noise ; Oscillator 1 . The Basic Theory of the PLL A phase-locked loop is a feedback system combining a voltage controlled oscillator and a phase comparator so connected that the oscillator maintains a constant phase angle relative to a reference signal. Phase-locked loops can be used, for example, to generate stable output frequency signals from a fixed low-frequency signal . The phase locked loop can be analyzed in general as a negative feedback system with a forward gain term and a feedback term. .A simple block diagram of a voltage-based negative-feedback system is shown in Figure 1. Figure 1. Standard negative-feedback control system model In a phase-locked loop, the error signal from the phase comparator is proportional to the relative phase of the input and feedback signals. The average output of the phase detector will be constant when the input and feedback signals are the same frequency. The usual equations for a negative-feedback system apply. Forward Gain = G(s), [s = jw = j2pif] Loop Gain = G(s) H(s) Closed Loop Gain = G(s)/[1+G(s)H(s)] Because of the integration in the loop, at low frequencies the steady state gain, G(s) is very high and VO/VI, Closed-Loop Gain =1/ H and Fo=NF REF. . The components of a PLL that contribute to the loop gain include : 1. The phase detector (PD) and charge pump (CP). 2. The loop filter, with a transfer function of Z(s) 3. The voltage-controlled oscillator (VCO), with a sensitivity of KV /s 4. The feedback divider, 1/N

通信工程专业-基于VisSim的锁相环性能仿真

基于VisSim的锁相环性能仿真 摘要 锁相环技术(PLL)是一门能够时相位不需要外界条件而自行控制刚兴起的技术。锁相也叫相位锁定,我们也可称之为自动相位控制(APC),能使相位自行调整，能让两个信号相位同步。上面的功能锁相环都能实现，同时其为进行负反馈的控制性系统。由于锁相环具有捕获，跟踪和窄带滤波的作用；因此，被应用在通信、微处理器、以及卫星等许多领域。在通信电路里，锁相环是一个重要部分，广泛应用于时钟系统设计中，包括相位同步等的。 本论文首先介绍锁相环历史发展和现在的研究进度，接着论文首先介绍了模拟锁相环，因为它是我们要进行后续研究的基石，于是它的工作原理就显得非常重要。同时简单介绍了鉴相器、压控振荡器、环路滤波器工作原理等。着重分析了锁相环的跟踪特性、捕获特性等各种特性。我们进行了锁相环的数学模型的分析并且推导了环路方程，得到了需要的结论。在分析和设计的过程中，同时本论文中主要通过对VisSi m/comm软件的学习和使用，利用其丰富的模板以及本科对锁相环原理知识的掌握对电路进行仿真。后将学习总结出的相应理论与VisSim/comm中丰富的模块相结合实现仿真系统的建模,并且调整参数观察仿真波形输出，观察效果，最终对设计结论进行总结。因VisSim/comm主要实现的就实通信系统的仿真，我们用其来实现锁相环性能的仿真，因此本论文主要介绍了用VisSim/comm来实现输入为复信号的锁相环的线性跟踪。和调频信号的解调，BPSK的载波同步的仿真实现等等。 关键词：锁相环技术；VisSim软件；仿真；跟踪

Abstract The technology of phase locked loop (PLL) is a new technology for automatic phase contr ol. Phase locked is locking phase, we can also call it automatic phase control (APC), and the phase synchronization of two signals can be obtained by the method of phase automatic adju stment .The phase lock loop is the phase negative feedback control system for the task. Beca use of the capture, tracking and narrow band filtering, the phase lock loop is applied in many fields such as communication, microprocessor and satellite and so on. In the communication circuit, the PLL is an important part of the clock system designing, including the phase sync hronization and so on. Firstly this paper introduces the history of the PLL and the progress of the research. Then, the basic principle of PLL is introduced based on the structure of the traditional analog PLL. At the same time, the working principle of the phase detector, the voltage controlled oscillat or and the loop filter are simply introduced. The performance of the phase locked loop and th e performance of the PLL are analyzed. We analyze the mathematical model of the phase loc ked loop and deduce the loop equation, and get the conclusions. In the process of analysis an d design. At the same time in this paper mainly through the learning and use of software Vis Sim/comm,. To make the circuit simulation ,we use the PLL principle knowledge we learn w hen we are masters and make use of the rich templates and undergraduate. And then combini ng the theory summed up we learnt with the abundance modules of VisSim/comm to realize t he simulation system modeling, and adjust the parameters of the simulation waveform output observation, observation effect, the final conclusion of the design were summarized in this p aper. Because of VisSim/comm is mainly to achieve the real communication system simulati on, we used to realize the simulation of phase-locked loop performance, so this paper mainly introduces the VisSim/comm to realize input for a complex signal of the PLL linear tracking, input for income of complex signal and real signal tracking performance in comparison. An d demodulation of FM signal and BPSK carrier synchronization simulation and so on. Keywords: Phase Locked Loop technology;VisSim/comm software; simulation; tracke d 目录

完整版锁相环工作原理.doc

基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率

锁相环常见问题解答要点

ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接 https://www.wendangku.net/doc/6814207599.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01） ?参考晶振有哪些要求？我该如何选择参考源？ ?请详细解释一下控制时序，电平及要求？ ?控制多片PLL芯片时，串行控制线是否可以复用？ ?请简要介绍一下环路滤波器参数的设置？ ?环路滤波器采用有源滤波器还是无源滤波器？ ?PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ ?如何设置电荷泵的极性？ ?锁定指示电路如何设计？ ?PLL对射频输入信号有什么要求？ ?PLL芯片对电源的要求有哪些？ ?内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？ ?锁相环输出的谐波？ ?锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ ?为何我测出的相位噪声性能低于ADISimPLL仿真预期值？ ?锁相环锁定时间取决于哪些因素？如何加速锁定？ ?为何我的锁相环在做高低温试验的时候，出现频率失锁？ ?非跳频（单频）应用中，最高的鉴相频率有什么限制？ ?频繁地开关锁相环芯片的电源会对锁相环有何影响？ ?您能控制PLL芯片了么？，R分频和N分频配置好了么？

?您的晶振输出功率有多大？VCO的输出功率有多大？ ?您的PFD鉴相极性是正还是负？ ?您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？ ?您的PLL环路带宽和相位裕度有多大？ ?评价PLL频率合成器噪声性能的依据是什么？ ?小数分频的锁相环杂散的分布规律是什么？ ?到底用小数分频好还是整数分频好？ ?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？ ?分频–获得高精度时钟参考源？ ?PLL，VCO闭环调制，短程无线发射芯片？ ?PLL，VCO开环调制？ ?时钟净化----时钟抖动（jitter）更小？ ?时钟恢复（Clock Recovery）？ 问题：参考晶振有哪些要求？我该如何选择参考源？ 答案：波形：可以使正弦波，也可以为方波。 功率：满足参考输入灵敏度的要求。

参数与锁相环性能分析

1. 环路的相位模型 1.1 鉴相器（PD ） 鉴相器是一个相位比较装置，用来检测输入信号相位)(1t θ与反馈信号相位)(2t θ之间的相位差)(t e θ。输出的相位误差信号)(t u d 是相差)(t e θ的函数，常用的是正弦型的鉴相器，如图 1 （a ）所示。 （a ） （b ） 图 1 正弦型鉴相器模型 设相乘器的相乘系数为m K （单位为1/V ） 输入信号)(t u i 与反馈信号)(t u o 经相乘器作用 )()(t u t u K o i m =)](cos[)](sin[21t t U t t U K o o o i m θωθω++ =)]()(2sin[2 121t t t U U K o o i m θθω++ +)]()(sin[2 121t t U U K o i m θθ- 再经过低通滤波器（LPF ）滤除2o ω成分之后，得到误差电压 )(t u d =)]()(sin[2 121t t U U K o i m θθ- 令d U =o i m U U K 2 1 为鉴相器的最大输出电压，则 )(t u d =)(sin t U e d θ 这就是正弦型鉴相器的数学模型，这个模型可表示为图 1（b ） 1.2 环路滤波器 环路滤波器具有窄带低通特性，鉴相器输出的误差信号通过环路滤波器，仅输出其中的直流分量。常用的环路滤波器有RC 积分滤波器、无源比例积分滤波器和有源比例积分滤波器三种，这里使用具有理想积分特性的有源比例积分滤波器，其数学模型为 1 21)(ττp p p F += 式中p 表示表示时域微分运算

1.3 压控振荡器 压控振荡器是一个电压—频率变换装置，它的振荡频率应随输入控制电压)(t u c 线性地变化： )(t v ω=)(t u K c o o +ω 式中)(t v ω是压控振荡器的瞬时角频率，o K 为控制灵敏度或称增益系数，单位是V s rad ?/ 由于压控振荡器的输出反馈到鉴相器上，对鉴相器输出误差电压)(t u d 起作用的不是其频率，而是其相位 ?t v d 0)(ττω=?+t c o o d u K t 0)(ττω 即 )(2t θ=?t c o d u K 0)(ττ=)(t u p K c o 压控振荡器的这个数学模型 1.4 环路相位模型 前面已分别得到了环路的三个基本部件的模型，综合起来即得到环路的相位模型，如图 2。 图 2锁相环路的相位模型 由图2 的环路相位模型不难导出其动态方程 e θ=)()(21t t θθ- 2θ=)(sin )(t p p F U K e d o θ ∴)(t p e θ=)(sin )()(1t p F U K t p e d o θθ- 令环路增益d o U K K =得 )(t p e θ=)(sin )()(1t p KF t p e θθ- （1）

锁相环输出信号相位噪声噪声及杂散特性分析应用实践

锁相环输出信号相位噪声噪声及杂散特性分析应用实践 【摘要】本文详细地介绍了锁相环的鉴频鉴相器、分频器和输入参考信号的相位噪声对锁相环合成输出信号的近端相位噪声的具体贡献值。并以CDMA 1X基站系统中800MHz的FS 单板的锁相环输出信号相位噪声指标进行理论计算。为广大锁相环设计者提供理论计算方法的参考和实践设计的参考依据。 【关键词】锁相环设计，相位噪声 一、术语和缩略语 表格 1 术语和缩略语 二、问题的提出 锁相环工作原理图，由三部分组成：鉴相器（PFD）、环路滤波器（LPF）和压控晶体振荡器（VCXO），如图0-1所示。 图0-1锁相环原理框图 锁相环输出信号指标主要有相位噪声、谐波抑制、杂散、输出功率、跳频时间。在本文中以CDMA1X基站系统中800MHz的FS单板应用为背景，在CDMA基站中不需要跳频，所以调频时间基本不做要求。输出功率比较好控制，只要调整衰减网络就能保证。锁相环输出信号的相位噪声、谐波抑制和杂散成为影响系统指标的主要因素，成为锁相环技术的关键指标项。在锁相环设计中，相位噪声和杂散成为系统设计主要难点。 三、解决思路 相位噪声分析 相位噪声主要由VCO、鉴频鉴相器、分频器和输入参考信号的相位噪声这四部分引入。环路滤波器对于由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声

具有低通特性，对于VCO产生的相位噪声具有高通特性。一般来说环路带宽内的相位噪声主要决定于由鉴频鉴相器、分频器和输入参考信号，环路带宽以外的相位噪声主要决定于VCO，在环路带宽周围，这四部分的噪声影响相当。所以为了尽量降低输出信号的相位噪声环路滤波器的环路带宽的最佳点是由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声总和与VCO引入的相位噪声相同时的频率。在实际运用中还礼滤波器的设计是非常重要的。对于远端相位噪声如100KHz和1MHz处的一般远远高于环路带宽，其相位噪声主要决定于VCO，要保证其指标主要是选择良好的VCO。而近端相位噪声如100Hz主要由鉴频鉴相器、分频器和输入参考信号的相位噪声决定，但如果还礼带宽取得很小的话如200Hz则VCO的影响也将非常之大。而如果环路带宽远远大于1KHz如为6KHz 以上时1KHz处的相位噪声也将主要由鉴频鉴相器、分频器和输入参考信号的相位噪声决定。下面就分别分析这三部分相位噪声。 由鉴相器引入的相位噪声 由于鉴相器引入的相位噪声为： PD Phase Noise = ( 1 Hz Normalized Phase Noise Floor from Table ) + 10log( Comparison Frequency ) + 20log( N ) 现在FS板的中频环路采用的PLL芯片为NS的LMX2306，其相位噪声基底为-210dBc/Hz。 在CDMA 1X 基站系统800MHz的FS单板中采用的鉴相频率为30KHz，两个中频分别为69.99MHz和114.99MHz，由鉴相器产生的相位噪声为： 69.99MHz： PD Phase Noise= -210+10log(30000)+20log(69990000/30000)= -97.9dBc/Hz 114.99MHz： PD Phase Noise= -210+10log(30000)+20log(114990000/30000)=-93.5dBc/Hz 射频本振范围为754~779MHz。步进为30KHz，鉴相频率为240KHz。对于779MHz 的本振由鉴相器引入的相位噪声为： PD Phase Noise= -210+10log(240000)+20log(779000000/240000)=-85.9dBc/Hz 由分频器引入的相位噪声 由分频器引入的相位噪声的计算公式入下： DIV Phase Noise = (Device Phase Noise Floor )+ 20log( N ) PLL芯片中分频器的相位噪声在器件手册中并没有给出。一般高频分频器的相位噪声基底约为-165dBc/Hz左右。因此就假设分频器的相位噪声基底为-165dBc/Hz，于是得到分频器引起的相位噪声如下： 69.99MHz的中频频率为： DIV Phase Noise= -165+20log(69990000/30000)= -97.6dBc/Hz 114.99MHz的中频频率为： DIV Phase Noise= -165+20log(114990000/30000)= -93.3dBc/Hz 779MHz的射频频率为： DIV Phase Noise= -165+20log(779000000/240000)= -94.7dBc/Hz 由参考信号引入的相位噪声 参考信号引起的相位噪声的计算公式如下 REF Phase Noise = (REF’S Phase Noise )-20log（R）+ 20log( N ) 系统的参考信号都是由GPSTM模块提供的，GPSTM输出的参考信号的相位噪声为-130dBc/Hz@100Hz和-145dBc/Hz@1KHz。最后参考信号通过FDM板到FS板，FDM板输

锁相环CD4046 原理及应用

锁相环 CD4046 原理及应用 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下： 图2?1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端，用于FM解调。 ?11、12脚外接振荡电阻。

射频锁相环剖析

射频锁相环 基础理论 环路的性能 电路实解 锁相环在手机中的应用 一．基础理论 锁相环路(Phase Locked Loop)是一个闭环的相位控制系统，它的输出信号的相位能自动跟踪输入信号相位。系统框图如下： 当)(1t ? θ与)(2t ? θ相等时，两矢量以相同的角速度旋转，相对位置，即夹角维持不变，通常数值又较小，这就是环路的锁定状态。 从输入信号加到锁相环路的输入端开始，一直到环路达到锁定的全过程，称为捕获过程。设系统最初进入同步状态[]ωθεεπ?±,2e n 的时间为a t 。那么从0t t =的起始状态到达进入同步状态的全部过程就称为锁相环路的捕获过程。捕获过程所需的时间0t t T a p -=称为捕获时间。显然，捕获时间p T 的大小不但与环路的参数有关，而且与起始状态有关。 对一定的环路来说，是否能通过捕获而进入同步完全取决于起始频差01)(ωθ?=? t e 。若0ω?超过某一范围，环路就不能捕获了。这个范围的大小是锁相环路的一个重要性能指标，称为环路的捕获带p ω?。 捕获状态终了，环路的状态稳定在 ωεθ?? ≤)(t e e e n t θεπθ≤-2)( (1-1) 这就是同步状态的定义。只要在整个变化过程中一直满足(1-1)式，那幺仍称环路处于同步状态。由上可知，在输入固定频率信号的条件之下，环路进入同步状态后，输出信号与输入信号之间频差等于零，相差等于常数，即 0)(=? ?t e θ =)(t e θ常数 这种状态就称为锁定状态。

锁相环路的组成 锁相环路为什幺能够进入相位跟踪，实现输出与输入信号的同步呢？因为它是一个相位的负反馈控制系统。这个负反馈控制系统是由鉴相器（PD ）、环路滤波器（LF ）和电压控制振荡器（VCO ）三个基本部件组成的，基本构成如图： )(2t θ 实际应用中有各种形式的环路，但它们都是由这个基本环路演变而来的。下面逐个介绍基本部件在环路 中的作用 鉴相器（PD ） 是一个相位比较装置，用来检测输入信号相位与反馈信号相位之间的相位差。输出 的误差信号是相差的函数，即鉴相特性可以是多种多样的，有正弦形特性、三角形特性、锯齿形特性等等。常用的正弦鉴相器可用模拟相乘器与低通滤波器的串接作为模型。 环路滤波器（LP ） 具有低通特性，它可以起到图中低通滤波器的作用，更重要的是它对环路参数 调整起差决定性的作用。 压控振荡器（VCO ） 是一个电压—―频率变换装置，在环中作为被控振荡器，它的振荡频率应随 输入控制电压)(t u c 线性地变化。实际应用中的压控振荡器的控制特性只有有限的线性控制范围，超出这个范围之后控制灵敏度将会下降。 压控振荡器应是一个具有线性控制特性的调频振荡器，对它的基本要求是：频率稳定度好（包括长期稳定度与短期稳定度）；控制灵敏度0K 要高；控制特性的线性度要好；线性区域要宽等等。这些要求之间往往是矛盾的，设计中要折衷考虑。 压控振荡器电路的形式很多，常用的有LC 压控振荡器、晶体压控振荡器、负阻压控振荡器和RC 压控振荡器等几种。前两种振荡器的频率控制都是用变容管来实现的。由于变容二极管结电容与控制电压之间具有非线性的关系，所以压控振荡器的控制特性肯定也是非线性的。为了改善压控特性的线性性能，在电路上采取一些措施，如与线性电容串接或并接，以背对背或面对面方式连接等等。在有的应用场合，如频率合成器等，要求压控振荡器的开环噪声尽可能低，在这种情况下，设计电路时应注意提高有载品质因素和适当增加振荡器激励功率，降低激励级的内阻和振荡管的噪声系数。 二. 环路的性能 环路的基本性能 如上所述，环路有两种基本状态。 其一是捕获过程。评价捕获过程性能有两个主要指标。一个是环路的捕获带P ω?,即环路能通过捕获过程而进入同步状态所允许的最大固有频差max o ω?。若p o ωω?>?，环路就不能通过捕获进入同步状态。

基于matlab的二阶锁相环仿真设计

1 绪论 1.1 课题背景及研究意义 在现代集成电路中，锁相环（Phase Locked Loop）是一种广泛应用于模拟、数字及数模混合电路系统中的非常重要的电路模块。该模块用于在通信的接收机中,其作用是对接收到的信号进行处理,并从其中提取某个时钟的相位信息。或者说,对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的（或者说,相干的）。其作用是使得电路上的时钟和某一外部时钟的相位同步，用于完成两个信号相位同步的自动控制，即锁相。它是一个闭环的自动控制系统，它将自动频率控制和自动相位控制技术融合，它使我们的世界的一部分有序化，它的输出信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相位差自动跟踪系统，它能够自动跟踪两个信号的相位差，并且靠反馈控制来达到自动调节输出信号相位的目的。其理论原理早在上世纪30年代无线电技术发展的初期就已出现，至今已逐步渗透到各个领域。伴随着空间技术的出现，锁相技术大力发展起来，其应用范围已大大拓宽，覆盖了从通信、雷达、计算机到家用电器等各领域。锁相环在通信和数字系统中可以作为时钟恢复电路应用；在电视和无线通信系统中可以用作频率合成器来选择不同的频道；此外，PLL还可应用于频率调制信号的解调。总之，PLL已经成为许多电子系统的核心部分。 锁相环路种类繁多，大致可分类如下]1[。 1.按输入信号特点分类 [1]恒定输入环路：用于稳频、频率合成等系统。 [2]随动输入环路:用于跟踪解调系统。 2.按环路构成特点分类 [1]模拟锁相环路：环路部件全部采用模拟电路，其中鉴相器为模拟乘法器，该类型的锁相环也被称作线性锁相环。 [2]混合锁相环路：即由模拟和数字电路构成，鉴相器由数字电路构成，如异或门、JK触发器等，而其他模块由模拟电路构成。 [3]全数字锁相环路：即由纯数字电路构成，该类型的锁相环的模块完全由数字电路构成而且不包括任何无源器件，如电阻和电容。 [4]集成锁相环路：环路全部构成部件做在一片集成电路中。