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一种新型的全数字锁相环

一种新型的全数字锁相环
[ 来源：机电论文 | 类别：技术 | 时间：2006-3-11 16:33:27 ]
[字体：大中小]
原作者:庞浩，俎云霄，王赞基原作者
出处:（清华大学电机工程与应用电子技术系，北京，100084）出处
【论文摘要】该文提出了一种实现全数字锁相环的新方法。在基于该方法实现的全数字锁相环中，一种论文摘要论文摘数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。通过线性近似，该文推导出该锁相环系统的数学模型，并进一步对该系统的局部动态特性进行了讨论。理论分析表明这种新型的全数字锁相环具有很宽的锁相范围，并且在不同被锁频点的局部范围内都具有相同的稳定形式，锁相跟踪达到稳定的时间与被锁信号的周期成正比。由于充分利用了鉴相脉冲宽度所包含的相位误差信息，同时又引入了积分控制，使锁相环的跟踪响应速度得到提高。仿真实验进一步验证了理论分析的结论。该文锁相环采用数字电路方式实现，其性能可以通过比例和积分控制参数进行调节，因而简化了设计过程，便于应用在电机调速系统、有源滤波器和静止无功补偿器等领域。
1 引言信号锁相技术广泛应用于自动化控制等领域。利用该技术可以产生同步于被锁输入信号的整数倍频或者分数倍频的输出控制信号。锁相环的基本结构是由鉴相、环路滤波、可控振荡器和 M 倍分频等模块组成的一个反馈环路，如图 1 所示。输入的被锁信号首先与同步倍频信号经过 M 倍分频后产生的锁相信号进行鉴相处理，输出相位误差信号。环路滤波模块通常具有低通特性，它将相位误差信号转化为稳定的控制信号，从而控制可控振荡器模块，产生稳定的频率信号输出。这个频率信号就是所需的同步倍频信号。如果整个反馈环路锁相稳定，锁相环输出的同步倍频信号的频率就是其输入的被锁信号频率的 M 倍。假如被锁信号在输入鉴相模块之前又先被分频了 L 倍，则锁相获得的同步倍频信号的频率就是被锁信号

频率的 M/L 倍。
随着通信和控制向数字化方向发展，需要采用数字方式实现信号的锁相处理。然而，设计全数字锁相环存在许多问题[1]。首先，由于在全数字的锁相环中，各种模拟电平信号变成了方波脉冲或者离散数据的形式，而且数字控制的振荡信号源不再具有类似于模拟压控振荡器的近似线性特征，这使得数字锁相系统难以设计和分析。其次，传统的数字锁相系统仍然希望通过采用具有低通特性的环路滤波，从而获得稳定的振荡控制数据。但是，在基于数字逻辑电路设计的锁相环系统中，利用逻辑算法实现低通滤波是比较困难的。于是，出现了一些脉冲序列低通滤波计数电路，其中最为常见的是“N 先于 M”环路滤波器[2,3]。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，所以无法采用系统传递函数的分析方法确定锁相环中的设计参数，以及进一步分析锁相性能。此外，有一些数字鉴相方法产生的相位误差脉冲，不仅能反映被锁信号和锁相信号之间的频率差别，还能够利用脉冲宽度反映信号的相位差距。“N 先于 M”环路滤波方法只对相位误差脉冲的个数进行计数，而没有利用脉宽与相位误差的关系，因此降低了锁相性能。锁相系统包括三个重要的性能指标：锁相范围、锁相速度和稳定性。已有数字锁相系统中的设计参数不能实现这三个性能指标的解耦控制和分析，使性能要求相互制约，无法满足较高的应用需要。鉴于上述原因，本文提出了采用具有比例积分特性的数字控制方法来实现环路滤波[4]，从而得到一种新型的全数字锁相环。本文第 2 部分给出了这种锁相环的具体结构，该结构是可以基于数字逻辑电路实现的。在锁相环中应用比例积分控制不仅能够使锁相系统有效地工作，而且通过线性化近似手段，可以定量地计算锁相环的设计参数、评估锁相性能。本文第 3 部分从理论上对此进行解释。本文第 4 部分采

用 MATLAB 软件对这个锁相系统进行仿真实验。 2 锁相环的构成 2.1 鉴相与可控振荡器作为一个完整的数字锁相环系统，鉴相模块和可控振荡器的选择和设计对于锁相性能是十分重要的。本文讨论的锁相环采用了图 2 所示的具有双触发结构的鉴相器[1]。这种信号鉴相器可以依据两个输入信号 sig 和 spll 的上升沿判断产生出两个相位误差信号 up 和 down。相位误差信号 up 和 down 利用其负脉冲信号的出现反映两个输入信号的频率高低，而且负脉冲的宽度也可以反映被锁信号 sig 和锁相信号 spll 之间的相位差。数字控制的振荡器一般采用对固定频率的时钟信号进行分频的方法。为了提高输出信号的频率控制精度，减小锁相环输出信号的相位抖动，可以选择具有小数分频方法实现的数字控制振荡器，其原理结构如图 3 所示[5,6]。
这种振荡分频方法首先将输入的控制参数 N 分解为二进制长度为 k 的低位部分 NL 和其余的高位部

分 NH。参数 NL 输入到一个 k 位加法器中，输出信号 sdco 反馈回来作为这个加法器的时钟控制信号。在信号 sdco 的控制下，数据 NL 与加法器当前输出的求和数据进行累加，并再次更新加法器的求和输出。同时加法器依据求和计算中的数据溢出状态产生一个进位信号。这个进位信号将进一步控制一个可控的计数分频器的工作，使计数分频器依据进位信号选择对固定频率的时钟信号 clk1 进行 NH 倍或者
NH+1 倍的分频。最终，可控振荡器输出的信号 sdco 将作为锁相环中的同步倍频信号。
2.2 比例积分方法实现的锁相控制本文采用了比例积分方法替代传统锁相系统中的环路滤波，用以产生可控振荡器模块的控制参数 N。本方法的基本原理是将鉴相模块鉴别出的相位误差大小乘以一定的比例系数从而产生一个比例控制参数 NP，同时对相位误差大小进行积分，并在积分系数的调节下产生一个积分控制参数 NI。类似于通常的比例积分控制算法，比例控制参数 NP 和积分控制参数 NI 还将受到一定的限幅约束。最后，取比例和积分控制参数的和 NP+NI 作为最终的振荡器控制参数 N。该控制方法应用于锁相环中的实现结构如图 4 所示。在比例积分方法实现锁相控制的原理框图中，由图 2 的鉴相模块产生的相位误差信号 up 的负电平有效信号将被工作时钟 clk2 调制为一组减计数脉冲序列。同理，相位误差信号 down 的负电平有效信号将被工作时钟 clk2 调制为一组增计数脉冲序列。在比例控制通路中，增减脉冲首先要经过比例脉冲分频，分别得到比例增脉冲和比例减脉冲。假设比例脉冲分频的倍数为 PG，它可以用来调节锁相控制的比例系数。然后，在比例增减脉冲信号控制下，比例增减计数模块在没有达到最大阈值 NPmax 时，每接收一个比例增脉冲就计数增 1；同时，在没有达到最小阈值 NPmin 时，每接收一个比例减脉冲就计数减 1。比例增减计数过程还受到被锁信号 sig 的清零控制。比例增减计数模块在被清零之前获得的计数值将被存储到数据锁存模块中，数据锁存模块输出的结果就是比例控制参数 NP。在积分控制通路中，增减脉冲也要先经过积分脉冲分频，得到积分增减脉冲信号。这个积分分频的倍数 IG 用以修改锁相控制的积分系数。然后，积分增脉冲和积分减脉冲输入积分增减计数器。积分增减计数模块在没有达到最大阈值 NImax 时，每接收一个积分增脉冲就计数增 1；在没有达到最小阈值 NImin 时，每接收一个积分减脉冲就计数减 1。积分增减计数的输出结果成为积分控制参数 NI。比例和积分通路各自产生的控制参数 NP 和 NI 最后被加在一起，得到锁相环的振荡器控制参数 N。
3 锁相环性能的理论分析 3.1 锁相环的数学模型对应于图 1 的锁相环系统的数学模型可以用图 5 表示。

其中 θsig(s)为输入锁相环的被锁信号 sig 的相位；θsdco(s)为锁相环输出的同步倍频信号 sdco 的相位；θspll(s)为信号 sdco 经 M 倍分频后得到的锁相信号 spll 的相位；Kpd、Kc、Kdco 和 Kn 分别为鉴相模块、锁相控制模块、可控振荡模块和分频模块的传递函数。对于分频模块，由于分频倍数是 M，所以其传递函数为一个常数，即
设被锁信号 sig 的频率是 Fsig，比例积分锁相控制前端的调制处理过程所用的时钟信号 clk2 的频率为 Fclk2。如果鉴相模块输出 2π的相位误差，则相位误差信号经过锁相控制前端的调制后，将得到 Fclk2/Fsig 个增减脉冲。而且依据鉴相的逻辑和增减脉冲的产生逻辑，当被锁信号 sig 的相位超前于锁相信号 spll 的相位时，鉴相模块的输出信号 up 产生有效的负电平脉冲，此时调制处理输出的是减脉冲；同理，当被锁信号 sig 的相位落后于锁相信号 spll 的相位时，调制处理输出增脉冲。据此，如果进行线性化近似，鉴相模块和调制处理模块的工作特性可以一起用一个传递函数表达为
进一步考察前述比例积分控制模块的工作原理，并且忽略延时和限幅影响，则比例控制产生的比例控制参数与每个被锁信号周期中所检测出的相位误差增减脉冲的个数成正比，这个比例系数就是
这样，式(3)就可以近似看作比例控制的传递函数。而积分控制过程是以 IG-1 的比率对每个被锁信号周期中的增减脉冲进行累计，所以积分模块的近似传递函数为

依据图 3 所示的可控振荡模块的工作原理，该可控振荡模块产生的同步倍频信号 sdco 的频率 Fsdco 与固定时钟信号 clk1 的频率 Fclk1 的关系是
锁相控制模块产生的控制参数 N 和可控振荡模块输出的相位θsdco(s)是反比例的非线性关系，所以无法分析锁相环系统整体的传递函数性能。 3.2 锁相系统的局部动态数学模型由于可控振荡模块显著的非线性特征，所以先进一步分析本系统在接近锁相稳定时的局部动态特性。图 5 中的 3 个相位变量θsig(s)、θsdco(s)和θspll(s)如果相应改变为局部扰动量θ
sig(s)、θsdco(s)和θspll(s)，就可以得到本系统的局部动态数学模型的形式。在局部动态
模型中，鉴相、锁相控制和分频模块的传递函数 Kpd、Kc 和 Kn 保持不变，而可控振荡模块的传递函数等于相位θsdco(s)关于其输入控制参数 N 的变化率，即
由式(1)、(2)、(5)和(8)就可以得到本文提出的数字锁相系统的局部动态数学模型的传递函数 Hdpll(s)。利用系统在锁相稳定时被锁信号频率 Fsig 等于锁相信号频率 Fspll 的性质来化简传递函数，最终可以得到
依据式(9)，Hdpll(s)是一个二阶系统的传递函数形式，此式的分母部分决定了锁相系统的局部性能。进一步将其分母表示为

3.3 锁相环系统性能的理论分析首先，依据式(9)，系统局部动态模型的传递函数 Hdpll(s)有两个负实极点，所以该锁相系统是局部稳定的。也就是说，虽然没有采用低通滤波，但是比例积分控制产生的振荡控制参数 N 具有局部收敛的特性。其次，考察式(10)和(11)给出的自然频率ωn 和阻尼系数ξ的形式。如果在锁相系统的设计中确定了参数 K12、M、k、IG 和 PG，则自然频率ωn 将与被锁信号频率 Fsig 成正比，而阻尼系数ξ具有确定的数值，即ξ与被锁信号状态无关。一方面，依据自动控制理论，二阶系统的阻尼系数ξ决定了系统达到稳定的响应形式；而当阻尼系数ξ固定后，二阶系统的自然频率ωn 决定了系统达到稳定的速度。据此，由于本锁相系统在不同的被锁频点具有相同的阻尼系数，所以在被锁频点的局部范围内锁相跟踪过程将以相同的形式达到稳定。另一方面，由于自然频率ωn 与被锁信号频率 Fsig 成正比，这说明本文锁相环从被锁信号频率附近出发开始跟踪被锁信号，到锁相趋于稳定所需的时间与被锁信号的周期成正比。所以可以得出结论：当被锁信号的频率范围较宽时，本文锁相环系统在不同的被锁频点的局部范围内都具有一致的锁相速度和稳定性。这一特性要优于已有的数字锁相系统。最后，从定性角度分析本锁相系统的整体特性。由于比例积分控制模块采用了具有快速变化能力的积分控制环节，即使锁相信号和被锁信号之间的频率差别比较大，积分环节的作用仍然能提高控制参数 N 的调整速度，使系统快速锁相跟踪上输入的被锁信号。所以本系统在宽的频率范围内锁定输入信号时，从整体动态特性上也具有快速的响应速度。 4 仿真实验依据本文第 2 部分描述的锁相环的构成，基于 MATLAB 软件编程，本文实现了各个部件的功能逻辑，并以固定的时间步长对系统的运行过程进行了仿真。所仿真的锁相系统的设计参数如下：被锁信号的输入频率范围是从 850Hz 到 12kHz；锁相环中的分频倍数 M=40；数字控制振荡模块的二进制小数分频控制位数 k 等于 4；数字控制振荡模块的固定时钟信号 clk1 的频率 Fclk1 为 8MHz；比例积分控制中调制处理的工作时钟 clk2 的频率 Fclk2 也选择 8MHz，于是式(9)中的 K12 等于 1；比例增减计数的最大阈值取 NPmax=255，最小阈值取 NPmin=-255；积分增减计数的最大阈值取 NImax=3840，最小阈值取 NImin=256。仿真实验选取了不同的 PG 和 IG 参数值。图 6 和图 7 给出了锁相环锁定一个从 3kHz 跳变到 6kHz 的输入信号 sig 的时候，锁相信号 spll 的频率跟踪曲线。输入信号 sig 中还包含有 1％强度的频率噪声。信号瞬时频率采用了对脉冲信号上升沿的间隔时间求倒数的计算方法。图 6 给出了当固定 PG=5，IG 分别取 15、25、50 时，锁相信号 spll 和被锁信号 sig 的瞬时频率随时间的变化过程；图 7 给出当固定 IG=25，

PG 分别取 3、5、10 时，锁相信号 spll 和被锁信号 sig 的瞬时频率随时间的变化过程。
由图 6 和图 7 的仿真结果可以看到，当输入被锁信号 sig 的频率发生突变时，本锁相系统的控制环路随即发生变化，在比例积分控制下锁相信号 spll 的频率将逐步接近被锁信号的频率。由于本系统中存在的延时环节及限幅等非线性环节，所以开始的频率跟踪曲线并不平滑。当锁相信号 spll 的频率接近被锁信号 sig 的频率后，对于不同的 PG 和 IG 数值，锁相环都将逐渐跟踪锁相上被锁信号。而且，锁相过程的局部跟踪特性同式(10)和(11)计算出的自然频率ωn 和阻尼系数ξ所确定的二阶系统的变化规律是相符的。

图 8 的仿真曲线反映了选定 PG=5，IG=25 后，如果被锁信号 sig 在 0.012s 时刻从 3kHz 跳变到 6kHz，然后又在 0.022s 时刻跳变回 3kHz，此时的锁相信号 spll 的频率跟踪过程。仿真结果进一步说明，在被锁信号 sig 跳变到不同的频率时，在这个频率附近的锁相跟踪过程的收敛形式是一样的，而且当选定参数 PG=5 和 IG=25 时，不论 sig 跳变到什么频率，基本上在 20 个被锁信号周期以内，锁相信号 spll 就可以跟踪上被锁信号 sig。 5 结论本文给出了基于比例积分控制的一种新型的全数字锁相环。该锁相环具有比较简单的原理结构，易于采用数字逻辑实现。在理论分析的基础上，本文建立了该锁相环中的两个主要设计参数 PG 和 IG 与系统的自然频率ωn 和阻尼系数ξ之间关系的数学描述，从而可以依据具体的设计要求定量地计算该参数，简化了数字锁相环的设计。本锁相控制方法中首先对鉴相产生的相位误差信号进行了调制处理。在所获得的增减脉冲信号中，脉冲的个数就表征了相位误差信号的脉冲宽度，从而反映了被锁信号和锁相信号之间的瞬时相位差。对于鉴相信息的充分利用使本数字锁相系统在锁相速度和稳定性上优于已有的采用脉冲序列低通滤波计数方法实现的数字锁相系统。理论分析表明，本锁相系统在不同的被锁频点具有相同的阻尼系数，在被锁频点的局部范围内锁相跟踪过程将以相同的形式达到稳定。同时，积分控制的引入加快了锁相环的调整速度，使本锁相系统特别适合于大范围的频率跟踪。仿真实验的结果与理论分析的结论是一致的。该锁相环可以用于 STATCOM(静止同步补偿器)[7]，电机调速系统和有源滤波器，为

这些控制系统提供快速、稳定、高精度的同步信号。
参考文献
[1] Dr. Roland E Best．Phase-Locked loops: Theory, Design, and Appli-cations [M]．New York： McGraw-Hill，1984 [2] William C Lindsey, Chak Ming Chie．A survey of digital phase-locked loops [J]．Proceedings of the IEEE， 1981，69（4）：410-431. [3] Stephen M Walters, Terry Troudet．Digital phase-locked loop with jitter bounded[J]．IEEE Transactions on Circuits and Systems，1989，36（7）：980~986 [4] Shayan Y R， Le-Ngoc T．All digital phase-locked loop: concepts, design and applications [J]．IEE Proceedings，1989，136（1）：53-56. [5] Fumiyo Sato，Takahiko Saba，Duk-Kyu Park，et al．Digital phase

锁相环设计

锁相环测量简述一、锁相环路的基本工作原理锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。其组成方框图如下所示。锁相环路的基本方框图锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。二、环路部件的测量 I.鉴相器特性的测量鉴相器的主要性能可用鉴相特性曲线和鉴相灵敏度来表示。鉴相特性曲线是表示鉴相器的输出电压Vd与两个输入比相信号之间相位差θe的关系曲线，其测量方法如右图所示，在测量精度要求不高的情况下，可用双踪示波器来代替相位计。

全数字锁相环毕业设计终稿

安徽大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子入学时间：2011年9月导师姓名：吴秀龙职称/学位：教授/博士导师所在单位：安徽大学电子信息工程学院完成时间：2015 年5月

全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

PLL(锁相环)电路原理及设计 [收藏]

PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。只要是基准频率的整数倍，便可以得到各种频率的输出。从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。

全数字锁相环的设计

全数字锁相环的设计锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。这里介绍一种采用硬件描述语言设计的方案。结构及工作原理一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。图数字锁相环基本结构图鉴相器常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。

图异或门鉴相器在环路锁定及极限相位差下的波形变模可逆计数器变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。图脉冲加减电路工作波形除计数器

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图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se 为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。图3 脉冲加减电路工作波形除N计数器

全数字锁相环毕业设计终稿

大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生：义强学号：P3******* 院（系）：电子信息工程学院专业：微电子入学时间：2011 年9 月导师：吴秀龙职称/学位：教授/博士导师所在单位：大学电子信息工程学院完成时间：2015 年 5 月

全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

基于FPGA的数字锁相环的设计

目录第一章绪论..................................... 错误！未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误！未定义书签。 1.2课题研究意义 ........................................................................... 错误！未定义书签。 1.3本课题的设计内容.................................................................... 错误！未定义书签。第二章 FPGA的设计基础............................ 错误！未定义书签。 2.1硬件设计语言－Verilog HDL.................................................. 错误！未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误！未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)

基于Matlab的数字锁相环的仿真设计

基于Matlab的数字锁相环的仿真设计摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流

锁相环设计与MATLAB仿真

本科毕业设计论文题目锁相环设计与MATLAB仿真 _______________________________________ 专业名称电子科学与技术学生姓名何鹏指导教师李立欣毕业时间2010年6月

毕业任务书一、题目《锁相环设计与MATLAB 仿真》二、指导思想和目的要求在了解锁相环的基本工作原理的基础上，熟悉其构成及数学模型，在对锁相环有了充分的要了解后，运用MATLAB 仿真软件对其进行仿真。通过仿真看锁相环是否工作正常，参数指标是否合格来判断是否达到了仿真要求。三、主要技术指标 1.锁相环的基本原理 2.锁相环工作期间是否经历了失锁、跟踪、捕获、锁定等四个状态。 3.锁定后平率相位是否平稳。四、进度和要求第3~5 周：查阅和整理资料文献，确定研究模型和研究方向；第6~8 周：分析模型，找出其中的缺陷；第9~11 周：提出更容易实现的结构，对该结构具体分析；第11~13 周：整理资料进行论文撰写、装订并翻译英文文献；第14~15 周：论文评阅，答辩准备，答辩五、主要参考书及参考资料 Floyd M ．Gardner,锁相环技术（第三版）姚剑清译，人民邮电出版社,2007 Roland E.Best,锁相环设计、仿真与应用（第五版），李永明等译，清华学出版社，2007.4 学生 ___________ 指导教师 ___________ 系主任 ___________ 设计论文

目录中文摘要 (3) 英文摘要 (4) 前言 (6) 第一章绪论 (7) 1．1 锁相环的发展及国内外研究现状 (7) 1．2 本文的主要内容组织 (9) 第二章锁相环的基本理论 (10) 2.1锁相环的工作原理 (11) 2.1.1鉴相器 (11) 2.1.2 低通滤波器 (13) 2.1.3 压控振荡器 (15) 2.2锁相环的工作状态 (15) 2.3锁相环的非线性工作性能分析 (17) 2.3.1跟踪性能 (18) 2.3.2捕获性能 (18) 2.3.3失锁状态 (19) 2.4锁相环的稳定性 (20) 2.5信号流程图 (21) 2.6锁相环的优良特性 (21) 2.7锁相环的应用 (22) 2.7.1锁相环在调制和解调中的应用 (22) 2.7.2锁相环在频率合成器中的应用 (23) 2.8本章小结 (23) 第三章锁相环的噪声分析 (24)

锁相环

如今，数字电路，特别是大规模集成数字电路技术的发展，给通信技术领域的发展提供了更有力的支持。各种电子产品潮水般涌现入各个领域。电子线路以其制作简单、易于控制、可靠性强、体积小、成本低廉等优点，以广泛应用于各个行业，电子产品无处不在，电子技术无处不用。随着新器件的不断面市，新电路出现了更多的新功能，新的设计如雨后春笋般涌现！电子系统设计的多样化和复杂化的发展趋势，推动着EDA（电子设计自动化）软件的发展和完善进程。传统的实现载波提取的部件通常是由CMOS 集成电路构成4046数字锁相环，中小规模TTL 集成电路74系列构成平方律部件和分频电路。这类的载波提取部件工作频率低，可靠性差。正因为大规模数字电路的发展，现在可将数字锁相环，平房律部件以及分频器直接写入FPGA，完成载波提取的功能。现场可编程门阵列(FPGA)的出现是超大规模集成电路技术和计算机辅助设计技术发展的结果。FPGA 器件集成度高、体积小，具有通过用户编程实现专门应用的功能。他允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直到达到预期的结果。使用FPGA 器件可以大大缩短系统的研制周期，减少资金投入。更吸引人的是，采用FPGA 器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗，提高了可靠性，同时还可以很方便地对设计进行在线修改。FPGA 器件成为研制开发的理想器件，特别适合产品地样机开发和小批量生产，因此有时人们也把FPGA 称为可编程的ASIC。另一方面，20世纪90年代以后高精密度PLD 在生产工艺、器件地编程和测试技术等方面都有了飞速的发展。例如CPLD 的集成度一般可达数千甚至上万门，ALTERA 公司推出的EPM9560，其单密度达到12000个可用门，包括多达50个宏单元，216个用户I/O 引脚，并能提供15ns 的脚至脚延时，16位计数器的最高工作频率为118MHZ。可编程逻辑器件的技术的高速发展。技术上使传统的“自下而上”的设计方法，变为一种新的“自顶向下”的设计方法，设计者可以利用计算机对系统进行方案设计和功能划分，系统的关键电路可以采用一片或几片专用的集成电路（ASIC）来实现，因而使系统的体积、重量减小，功耗降低，而且具有高性能、高可靠性和保密性好等有点。本次毕设运用FPGA 进行实现，在技术上跟上了时代的发展。该设计过程中用到了Altera 公司的可编程逻辑器件EPM7064SLC44-10。这种芯片是Altera 公司生产的MAX7000系列。MAX7000系列是Altera 公司速度最快的高速可编程逻辑器件系列，是采用先进的CMOS EEPROM 技术制造的EPLD。MAX7000系列（包括MAX7000A、MAX7000E 和MAX7000S）的集成度为600～10000可用门，32～1024个宏单元，以及36～212个用户I/O 引脚。这些基于EEPROM 的器件能够提供快至4.5ns 的组合传输延迟，16位计数器工作频率可达192.3MHz。此外，MAX7000的输入寄存器的建立时间非常短，能提供多个系统时钟且由可编程的速度/功耗控制。MAX7000E 是MAX7000系列的增强型，具有更高的集成度。MAX7000S 器件也具有MAX7000E 期间的增强特性，通过工业标准四引脚JTAG 接口实现在 ------------------------------装 ---------------- 订----------------- 线 ----------------------------------

全数字锁相环设计1

全数字锁相环设计1 全数字锁相环设计锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。锁相环技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及 D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。因此，对全数字锁相环的研究和应用得到了越来越多的关注。传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于 DSP的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip)的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。

锁相环滤波器的设计

创新课题设计报告题目：锁相环路滤波器的设计南昌航空大学信息工程学院 20 11 年 10 月 26日姓名：梁勇专业：通信工程班级学号： 08042135 指导教师：刘敏

通信工程专课程设计任务书 20 10－20 11 学年第 2 学期第 1 周－ 20 周题目锁相环滤波器的设计内容及要求抑制鉴相器输出电压中的载频分量和高频噪声，降低由压控振荡器控制电压不纯而引起的寄生输出。采用无源滤波器可以达到电路结构简单、低噪声、高稳定度的目的。由于上次设计的无源滤波器仿真效果不理想，老师让我们改做有源滤波器。学生姓名：梁勇指导时间指导地点：E楼 408 室任务下达20 11年 6月 13 日任务完成2011年 7 月 8 日考核方式 1.评阅□ 2.答辩□ 3.实际操作□ 4.其它□ 指导教师刘敏系（部）主任注：1、此表一组一表二份，课程设计小组组长一份；任课教师授课时自带一份备查。 2、课程设计结束后与“课程设计小结”、“学生成绩单”一并交院教务存档。

摘要滤波器在通信中经常用到的一个模块，具有成熟的设计理论，一个好的滤波器能让整个电路的效果更为清晰、直观，因而对信号的要求直接体现在滤波器上。滤波效果影响到整个电路的好坏，不同功能的滤波器能让信号跟着要求走，使设计理想。此次设计的二阶有源低通滤波器能够过滤不需要的载频分量和高频噪声，可以有效的抑制压控震荡引起的寄生输出。关键字：滤波器效果有源

目录第一章题目要求与方案论证 (5) 1.1 题目要求 (5) 1.2 方案论证 (5) 1.3 工作原理 (6) 第二章电子线路设计与仿真 (8) 2.1 设计思路 (8) 2.2 参数选择 (8) 2.2 二阶有源低通滤波器 (8) 第三章结果与分析 (10) 第四章心得体会 (12) 参考文献 (13) 附录芯片资料 (14)

数字锁相环设计

引言锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。锁相环技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。因此，对全数字锁相环的研究和应用得到了越来越多的关注。传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip )的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。所以模拟信号数字化是信息技术的发展趋势，而数字锁相环在其中扮演着重要角色。近年来，随着VLSI技术的发展，随着大规模、超高速集成电路的飞速发展，数字系统的集成度和逻辑速度越来越高，这使得数字锁相环在数字通信、控制工程及无线电电子学的各个领域中的应用也越来越广泛。数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA勺通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。

数字锁相环MATLAB代码

奈奎斯特型全数字锁相环（NR-DPLL）注：本文截取于通信原理课程综合设计，载波提取部分中的锁相环解调部分中的基础锁相环。MATLAB编程仿真实现，想要simulink实现的同学要失望啦。代码在本文末，抱歉未加注释。理解本文需要的知识：信号与系统，数字信号处理，同步技术。

载波的同步提取提取载波信息可用锁相环进行跟踪载波或调制信息。本文采用奈奎斯特型全数字锁相环（NR-DPLL ）对接收信号进行载波同步提取，并用于相干解调。 NR-DPLL 结构介绍数字锁相环的基本组成如下图2-6 数字锁相环的组成 NR-DPLL 是基于奈奎斯特采样鉴相器、数字环路滤波器、数字控制振荡器的一种数字锁相环。下面分别对各部分作简要介绍。奈奎斯特采样鉴相器奈奎斯特采样鉴相器的组成框图如图2-7所示。图2-7 奈奎斯特采样鉴相器的组成框图为了表述方便，设数字控制振荡器（NCO ）输出的本振数字信号为 0002()cos(())k k k u t U t t ωθ=+

输入信号 101()sin(())i u t U t t ωθ=+ 其中 100()(),i i o t t t θωθωωω=?+?=- 输入信号经A/D 采样后，第k 个采样时刻采样量化后的数字信号为 01()sin(())i k i k k u t U t t ωθ=+ 对输入信号进行A/D 变换的采样速率由带通信号奈奎斯特采样定理确定，但为防止信号频谱混叠并保证信号相位信息的有效抽取，采样速率一般选取前置带通滤波器的两倍带宽以上。令()(),()()i k i o k o u t u k u t u k ==，即()i u k 和()o u k 相乘后，经低通滤波得到的数字误差信号 ()sin ()d d e u k U k θ= 式中 12()()()e k k k θθθ=- 数字环路滤波器数字环路滤波器与模拟环路中环路滤波器的作用是一样的，都是为了抑制高频分量及噪声，且滤波器的参数直接影响环路的性能。在实际应用中一阶数字环路滤波器的实现形式如图2-8所示。图2-8 一阶数字环路滤波器的实现形式其Z 域传递函数： 2 11 ()z ()1c d u k G F G u k z -=+ -（）= 按照图2-8中所实现的数字滤波器，其频率特性与理想积分滤波器的频率特

数字锁相环参数设计与仿真

%%***********************************************% % author: sjqian % date: 2013 07 17 % description: %**************************************************** %*************system initial************************* clc; clear all; close all; Legtick=['g-o';'k-x';'b-v';'r-o';'m-x';'c-v';'r-s';'y-v';'g-s';'k-x';'b-o';]; adB=10; Qb=10; % generate input signal f=100; fs=400; Ts=1/fs; N=10;% depth of lookuptable resulution=fs/(2^N); freqCon=round(f/resulution); Kd=2^(adB+Qb); K0=2*pi/(2^N); loop=1; BL=10; BWacq=0.42*BL; wn=BL/0.53; Tacq=1.2/BL/Ts; Gain=Kd*K0; zeta=sqrt(2)/2; c1=2*zeta*wn*Ts/Gain; c2=(wn*Ts)^2/Gain; t=0/fs:1/fs:2;

fmod=f+BWacq; a=2^adB*sin(2*pi*fmod*t+pi/6)+10*randn(1,length(t)); a=round(a); b=zeros(1,length(a)); index=(0:2^N-1)/(2^N); table=round(2^Qb*sin(2*pi*index)); phaseindex=freqCon+1; b(1)=table(1);b(2)=table(freqCon+1); path2(1)=0; for i=2:length(t) dp(i)=a(i-1)*b(i)-a(i)*b(i-1); path1=c1*dp(i); path2(i)=path2(i-1)+c2*dp(i); phaseindex=phaseindex+freqCon+path1+path2(i); phaseindex=mod(round(phaseindex),2^N); b(i+1)=table(phaseindex+1); end figure; plot(a); hold on; plot(b,'r'); title('timing waveform'); grid on; figure; plot(dp); stit=sprintf('phase detector output,converge time=%d point',Tacq); title(stit); grid on; figure; plot(path2*resulution); title({'frequency offset estimation value ',num2str(BWacq)});

基于MATLAB的数字锁相环的仿真设计讲解

本科生毕业设计（申请学士学位）论文题目基于Matlab的数字锁相环的仿真设计作者姓名专业名称电子信息工程指导教师 2014年5月

学生：（签字）学号：答辩日期：2014 年 5 月24 日指导教师：（签字）

目录摘要 (1) Abstract (1) 1 绪论 (2) 1.1 本文研究背景 (2) 1.2 本文研究意义 (2) 1.3 锁相环和仿真方式 (2) 1.3.1 锁相环 (2) 1.3.2 仿真方式 (2) 1.4 本文研究内容 (3) 2 模拟锁相环Matlab仿真 (3) 2.1 模拟锁相环方案 (3) 2.1.1 模拟鉴相器 (3) 2.1.2 模拟低通滤波器 (6) 2.1.3 模拟压控振荡器 (7) 2.2 模拟锁相环仿真 (8) 2.3 本章小结 (9) 3 数字锁相环Matlab仿真 (10) 3.1 数字锁相环方案 (10) 3.1.1 数字鉴相器 (10) 3.1.2 数字滤波器 (12) 3.1.3 数字压控振荡器 (13) 3.2 数字锁相环仿真 (14) 3.3 本章小结 (15) 4 总结与展望 (15) 参考文献 (16) 致谢 (18)

基于Matlab的数字锁相环的仿真设计摘要：锁相环是一种能够自动跟踪信号相位并达到锁频目的的闭环负反馈系统。数字锁相环在无线电领域得到较广泛的应用和发展。而且已经成为雷达、通信、导航等各类电子信号产品不可替代的元器件之一。锁相环的窄带跟踪性能使其得到较广泛应用。因为锁相技术在实际应用中较为复杂，所以锁相环的设计通常采用仿真设计这种方式。本次设计采用Matlab这一软件进行辅助仿真设计，完全能达到设计预期的目标。Matlab中的Simulink仿真软件,具有很强的灵活性和直观性。本次设计所采用的方法是在simulink中搭建模拟锁相的模型，并对模拟锁相环的组成、结构、设计进行不断的分析和改进。然后根据模拟锁相环的原理进行改进，并搭建数字锁相环。关键词：锁相环；自动跟踪；matlab；simulink Simulative design of digital phase-locked loop based on Matlab Abstract:PLL is the automatic tracking system of close loop atracking signal phase. It is widely used in various fields of radio. It has become an irreplaceable part of radar, communication, navigation and all kinds of electronicsignal device. PLL is able to be widely used. Because, it has unique narrow-band tracking performance. However, because of the complexity of phase lock technique, for the design of PLL have brought great difficulty. This design uses Matlab, the simulative software for design assistance, can completely meet the design expectations. Simulink simulative software on Matlab, has strong flexibility and intuitive. Methods used by this project is to build the analog phase locked in the Simulink model, and the composition, structure, design of analog phase-locked loop of continuous improvement and analysis. It improved according to the principle of analog PLL, build digital phase-locked loop in Simulink, and then reach the simulation design of digitalphase-locked loop based on Matlab the design objective . Key words: PLL, Automatic tracking, Matlab, simulink