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Stratix V 器件中的功耗管理

本章节对Stratix ?V 器件的可编程功耗技术、热插拔功能、上电复位(POR)要求、上电序列建议、温度感应二极管(TSD)以及它们的实现作了相关介绍。

相关链接

?Stratix V 器件手册:已知问题

列出了Stratix V 器件手册章节规划的更新。

?PowerPlay 功耗分析

提供了关于Quartus II Handbook 的第3卷中Quartus ?II PowerPlay Power Analyzer 工具的更多信息。?Stratix V 器件数据表

提供了关于每个电源的建议运行条件的更多信息。

?Stratix V E 、GS 和GX 器件系列管脚连接指南

提供了关于电源管脚连接指南和电源稳压器共享的详细信息。?Stratix V GT 器件系列管脚连接指南

提供了关于电源管脚连接指南和电源稳压器共享的详细信息。?Board Design Resource Center

提供了关于电源设计要求的详细信息。

?PowerPlay Early Power Estimator(EPE)和Power Analyzer

提供关于组成V CC 电源的两个电源的更多信息。它们是V CCL (内核V CC )和V CCP (外围V CC )。I CCL 和I CCP 总和等于I CC 。I CCL 和I CCP 位于EPE 报告表中。

功耗

Stratix V 器件的总功耗包含以下组成部分:

?静态功耗—上电时配置的器件消耗的功耗，但是没有时钟在操作。?动态功耗—信号活动或翻转导致的器件的额外功耗。

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动态功耗公式

图11-1:动态功耗

下列公式显示了如何计算动态功耗，其中P 代表功耗、C 代表负载电容以及V 代表电源电压电平。

频率

这个公式显示了功耗取决于设计并且由设计的操作频率决定。通过使用高级工艺优化，StratixV 器件最小化静态和动态功耗。该技术支持Stratix V 设计在尽可能低的功耗下满足所需的性能要求。

可编程功耗技术

Stratix V 器件能够配置内核部分，称为块，在没有用户干扰的情况下，通过Quartus II 执行高速或者低功耗模式的操作。设置块为高速或者低功耗模式，是用片上电路完成的，并且Stratix V 器件不需要额外的电源。在一个设计编译中，根据设计的时序约束，Quartus II 决定一个块应该是高速还是低功耗模式。

Stratix V 块包含以下几点：?布线到储存逻辑阵列模块(MLAB)/逻辑阵列模块(LAB)对?布线到相邻的数字信号(DSP)/储存模块布线的MLAB/LAB 对?TriMatrix 储存模块?DSP 模块

?PCI Express ?(PCIe ?)hard IP ?

物理编码子层(PCS)

所有与块相关联的模块和布线，共享相同的高速或者低功耗模式设置。在默认情况下，当DSP 模块或者储存模块被使用时，块被设置为高速模式以便优化性能。为了最小化静态功耗，当DSP 模块和储存模块未被使用时，块被设置为低功耗模式。时钟网络不支持可编程的功耗技术。

使用可编程功耗技术时，与较慢速度等级FPGA 相比，快速速度等级FPGA 可能需要更少的功耗，因为有更少的高速MLAB 和LAB 对。较低速度等级器件可能需要使用更多的高速MLAB 和LAB 对来满足性能需要。

Quartus II 将设计中的未使用的器件资源设置为低功耗模式，以便减少静态功耗。当在设计中不使用以下资源时，也将它们设计为低功耗模式：?LAB 和MLAB

?TriMatrix 储存模块?DSP 模块

如果一个锁相环(PLL)在设计中被例化，那么将areset 管脚置位为高电平来保持PLL 在低功耗模式。Altera 建议通过将PCIe HIP 电源连接到PCB 的GND ，断电每侧未使用的PCIe HIP ，以实现额外的功耗节约。不要使用器件每侧的HIP ，以实现断电。要了解额外的信息，请参考管脚连接指南。

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2013.05.06

表11-1:Stratix V 器件的可编程的功耗性能

该表列出了可用的Stratix V 可编程功耗性能。未来速度等级可以考虑列入到排列中，使您可以灵活的设计系统。

可编程功耗技术

功能

Yes LAB Yes 布线固定设置(1)储存模块固定设置(1)

DSP 模块No

时钟网络

相关链接

?Stratix V E 、GS 和GX 器件系列管脚连接指南提供关于断电PCIe HIP 的更多信息。?Stratix V GT 器件系列管脚连接指南提供关于断电PCIe HIP 的更多信息。

温度感应二级管

StratixVTSD 使用一个PN 结点二极管的特性来决定芯片温度。了解到结温对于散热管理很关键。结温是通过使用环境或者外壳温度、结点到环境(ja)或结点到外壳(jc)热敏电阻，和器件功耗来计算的。Stratix V 器件使用内部TSD 和内置模数转换器(ADC)电路或外部TSD 和外部温度感应器来监控其芯片温度。这使您能够控制流经器件的气流。

内部温度感应二级管

可以在以下操作中使用Stratix V 内部TSD ：

?上电模式—要在配置期间读取芯片的温度，请使能设计中的ALTTEMP_SENSE megafunction 。?用户模式—要在用户模式期间读取芯片的温度，请将clken 信号置位到内部TSD 电路。要降低功耗，当不使用Stratix V 内部TSD 时，禁用它。

注意:相关链接

?Temperature Sensor (ALTTEMP_SENSE)Megafunction 用户指南提供关于使用ALTTEMP_SENSE megafunction 的更多信息。

(1)

用于设计的DSP 模块和储存模块的块通常被设置为高速模式。在默认情况下，没有使用的DSP 模块和储存模块被设置为低功耗模式。

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温度感应二级管

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提供关于Stratix V 内部TSD 规范的更多信息。

外部温度感应二级管

Stratix V 外部TSD 需要两个管脚进行电压参考。下图显示了如何将外部TSD 与外部温度感应器件相连接，从而实现StratixV 芯片温度的外部感应。例如，可以将外部温度感应器件，例如MAX1619、MAX1617A 、MAX6627和ADT7411连接到两个外部TSD 管脚以进行Stratix V 器件芯片温度读取。图11-2:TSD 外部管脚连接

TSD 是非常敏感的电路，依据器件的使用状况，可能被来自板上的其它走线以及可能被来自器件封装本身的耦合噪声所影响。从Stratix V 器件到外部温度感应器的接口信号基于millivolts (mV)的差异，如同外部TSD 管脚所显示的那样。TSD 管脚旁的I/O 跳变会影响温度读取。Altera 建议在器件的非活动期间，进行温度读取，或者使用内部的TSD 和内建的ADC 电路一起进行温度读取。以下是TSD 外部管脚连接的板级连接指南：?TEMPDIODE P /TEMPDIODE N 走线的最大走线长度必须少于8英尺。

?并行布线两个走线，将它们彼此靠近的放置，并且在两边放置接地的保护路径。?Altera 建议两个走线线宽10-mil ，与其它走线线间距10-mil 。

?通过最小数量的过孔和穿接布线两个走线，以便使热电偶的影响最小化。?确保在两个走线上的过孔的数量相同。?确保两个走线的长度大致相同。

?通过将GND 平面放置在二极管走线和高频信号之间，避免与触发信号(例如，时钟和I/O)进行耦合

?要进行高频噪音过滤，在TEMPDIODE P /TEMPDIODE N 走线之间防置一个外部电容(靠近外部芯片)。对于Maxim 器件，使用一个在2200pF 到3300pF 之间的外部电容。?放置一个0.1uF 旁路电容靠近外部器件。

?您可以同时使用外部TSD 和具有内置ADC 电路的内部TSD 。

如果您仅使用内部的ADC 电路，那么外部的TSD 管脚(TEMPDIODE P /TEMPDIODE N )可以连接到GND ，因为外部的TSD 管脚没有被使用。

要了解关于器件规范和连接指南的详细信息，请参考来自器件生产商的外部温度感应器器件数据手册。

相关链接

?Stratix V 器件数据表

提供关于外部TSD 规范的详细信息。

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2013.05.06

?Stratix V E,GS,and GX 器件系列管脚连接指南

提供关于不使用外部TSD 时，TEMPDIODE P /TEMPDIODE N 管脚连接的详细信息。?Stratix V GT 器件系列管脚连接指南

提供关于不使用外部TSD 时，TEMPDIODE P /TEMPDIODE N 管脚连接的详细信息。

热插拔功能

Stratix V 器件支持hot socketing(热插拔)—也称为hot plug-in 或hot swap 。热插拔电路监控V CCIO 、V CCPD 和V CC 电源以及所有V CCIO 和V CCPD bank 。当上电或断电这些电源时，请参考该手册的上电序列部分。

在热插拔操作期间，I/O 管脚电容小于15pF ，时钟管脚电容小于20pF 。

当在包含了各类的不同的电压要求器件的PCB 上使用Stratix V 器件时，热插拔性能移除了设计师面临的挑战。

Stratix V 器件中的热插拔性能提供了以下优势:

?上电或断电之前或期间可以将信号驱动到I/O 、专用输入和专用时钟管脚，而无需损坏器件。不上电的器件的I/O 管脚的外部输入信号不会通过器件中的内部路径上电电源。

?在系统上电或断电期间，输出缓冲器处于三态。因为在上电之前或期间Stratix V 器件不驱动信号，所以器件不影响其它的操作总线。

?您可以将Stratix V 器件插入到上电系统电路板或把它从上电系统电路板中移除，而不损坏或干扰系统电路板的操作。该性能使您避免通过器件信号管脚吸收器件电源的电流，这会创建与GND 的直接连接，从而导致电源失效。

?在热插拔期间，Stratix V 器件避免闩锁效应的发生，当器件在工作中的系统中进行热插拔时会出现闩锁效应。Altera 使用GND 作为热插拔和I/O 缓冲器电路设计的参考电平。要确保正常操作，请在连接电源之前，连接电路板之间的GND 。这会防止电路板上的GND 被电路板上其它组件到电源的路径无意地拉高。一个上拉GND 可能导致Altera ?器件出现规范以外的I/O 电压或电流情况。

相关链接

?上电序列(第11-6页)

?Stratix V 器件数据表

提供了关于Stratix V 热插拔规范的详细信息。

热插拔实现

在电源的上电和断电期间，热插拔功能三态输出缓冲器。当这些电源低于阀值电压时，热插拔电路生成一个内部的HOTSCKT 信号。

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热插拔功能

SV510132013.05.06

POR 电路监控电源的电压电平并且保持I/O 管脚处于三态直到器件处于用户模式。StratixV 输入/输出单元(IOE)中的弱上拉电阻(R)在配置下载期间被使能以防止I/O 管脚悬空。

3.0-V 容差控制电路支持I/O 管脚在电源充电之前由3.0V 电压驱动并且在器件进入用户模式之前防止I/O 管脚对外输出。

对于V CC_AUX 电源，POR 仅监控其中一个VCC_AUX 管脚。您必须连接所有的VCC_AUX 管脚。

注意:上电序列

Stratix V 器件需要下图所示的上电序列，以防止电流过载。该上电序列被分为4个电源组。组1包含首先要上电的电源。其它电源上电之前，该组中的V CC 、V CCHIP 和V CCHSSI 电源必须至少上电到它们应有电压的80%。组1电源可以继续上电到它们应有的电压。组1已经达到其最低80%阀值后，组2和组4中的电源可以开始以任何序列上电。当组2中的最后电源达到它应有电压的80%时，组3中其它电源会开始上电。这期间，组2电源会继续上电到它们应有电压。组3中的电源会以任何序列上电。所有电源必须单调上电。根据使用的POR 延迟设置，完整上电序列必须满足标准或快速POR 延迟时间。

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Stratix V器件会同时关断所有电源。然而，所有电源必须从关断开始在100ms内达到0V。

上电复位电路

POR电路保持Stratix V器件在复位状态直到电源输出处于所建议的操作范围内。

当上电Stratix V器件直到电源在最高电源上电时间t RAMP内达到所建议的的操作范围，那么POR事

件发生。如果没有达到t RAMP，那么Stratix V器件I/O管脚和编程寄存器处于三态，在这期间器件

配置会失败。

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Stratix VPOR 电路使用一个单个的检测电路来单独地监控每个与配置相关的电源。主POR 电路由所有单个检测器的输出进行门控。当电源开始上电时，主POR 信号被置位。最后上电(ramp-up)电源在上电期间达到POR 跳变电平后，该信号会被释放。

在用户模式时，当任意所监控的电源到低于它的POR 跳变电平时，主POR 信号被置位。置位POR 信号强制器件进入复位状态。

在上电模式期间，POR 电路检查由V CCPD 和V CCPGM 电源上电的I/O 电平移位器的功能性。主POR 电路等待所有的单个POR 电路释放POR 信号，然后支持控制模块开始对器件进行加载。图11-6:Stratix V 器件简化的POR 结构图

相关链接

Stratix V 器件数据表

提供了关于POR 延迟规范和t RAMP 的更多信息。

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POR 电路监控的和没有监控的电源

表11-2:Stratix VPOR 电路监控的和没有监控的电源

没有监控的电源

监控的电源

?V CCT_GXB ?V CCH_GXB ?V CCR_GXB ?V CCA_GXB ?V CCA_FPLL ?V CCD_FPLL ?V CCIO ?

V CCHIP

?V CC_AUX ?V CCBAT ?V CC ?V CCPT ?V CCPD ?

V CCPGM

对于要退出POR 的器件，即使不使用易失性密钥，也必须上电V CCBAT 电源。

注意:相关链接

配置、设计安全和Stratix V 器件中的远程系统更新

提供了关于每个POR 延迟的MSEL 管脚设置的更多信息。

文档修订历史

修订内容

版本

日期

?将链接添加到Knowledge Base 中的已知文档问题中。

?将所有的链接移到各自内容的相关信息部分，以便易于参考。?添加了'组成V CC 电源的两个电源。它们是V CCL (内核V CC )和V CCP (外设V CC )。I CCL 和I CCP 的综合等于I CC 。可以在EPE 报告标签参考I CCL 和I CCP 的Stratix V PowerPlay Early Power

Estimators (EPE)和Power Analyzer 。'到''要了解关于电源设计要求的详细信息，请参考Board Design Resource Center 页面'中。?更新了功耗中的动态功耗，以便使内容更加明确。

?在可编程的功耗技术中添加了对断电未使用的PCIe HIPS 的说明?通过'当上电这些电源时，必须遵循该手册的上电序列部分所示的要求的上电序列。'而更新了热插拔功能。2013.05.06

2013年5月

?合并了Stratix V 器件章节中的热插拔和上电复位的内容。?重新组织了内容并且更新了模板。2012.12.28

2012年12月

少量文本编辑。

1.32012年6月针对Quartus II 11.0发布将章节移到了卷2。

1.22011年5月针对Quartus II10.1的发布，本章节的内容没有修改。

1.1

2010年12月

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POR 电路监控的和没有监控的电源

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修订内容

版本日期首次发布。

1.0

2010年7月

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