USB差分走线

前些天由于要做LED显示屏，我计划用C8051F340作为控制核心处理器，该单片机有USB功能，可以再PCB的制作，D+和D-需要走差分线，可是自己以前还没走过，就上网搜了搜最后搜到了一片文章，感觉写的挺好的，就转载到这儿，供自己和大家学习。

其实自己为了阻抗匹配，还加了两个33o电阻，和滤波电容，当看了这篇文章之后就将两个电容取了，电阻还留在设计中，线走的不好，欢迎各位大侠批评指教，其PCB见图。

参考文章链接：

https://www.wendangku.net/doc/7316380189.html,/user1/1729/archives/2012/93964.html

USB通用串行总线(Universal Serial Bus)，目前我们所说的USB一般都是指USB2.0，USB2.0接口是目前许多高速数据传输设备的首选接口,从1.1过渡到2.O,作为其重要指标的设备传输速度，从1.5Mbps的低速和12Mbps的全速提高到如今的480Mbps的高速。USB的特点不用多说大家也知道就是：速度快、功耗低、支持即插即用、使用安装方便。正是因为其以上优点现在很多视频设备也都采用USB 传输。

USB2.0设备高速数据传输PCB 板设计。对于高速数据传输PCB板设计最主要的就是差分信号线设计，设计好坏关乎整个设备能否正常运行。

1、USB2.0接口差分信号线设计

USB2.0协议定义由两根差分信号线(D 、D-)传输高速数字信号，最高的传输速率为480 Mbps。差分信

号线上的差分电压为400mV，理想的差分阻抗(Zdiff)为90(1±O．1)Ω。在设计PCB 板时，控制差分信号线的差分阻抗对高速数字信号的完整性是非常重要的，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。由于不同软件测量存在一定偏差，所以一般我们都是要求控制在80Ω至1 00Ω间。

差分线由两根平行绘制在PCB 板表层(顶层或底层)发生边缘耦合效应的微带线(Microstrip)组成的，其阻抗由两根微带线的阻抗及其和决定，而微带线的阻抗(Zo)由微带线线宽(W)、微带线走线的铜皮厚度(T)、微

带线到最近参考平面的距离(H)以及PCB 板材料的介电常数(Er)决定，其计算公式为：Zo={87/sqrt(Er 1.4 1)]}ln[5.98H/(0.8WT)]。影响差分线阻抗的主要参数为微带线阻抗和两根微带线的线间距(S)。当两根微带

线的线间距增加时，差分线的耦合效应减弱，差分阻抗增大；线间距减少时，差分线的耦合效应增强，差分阻抗减小。差分线阻抗的计算公式为：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微带线和差分线的计算公式

在O．1

为了获得比较理想的信号质量和传输特性，高速USB2.0设备要求PCB板的叠层数至少为4层，可以选择的叠层方案为：顶层(信号层)、地层、电源层和底层(信号层)。不推荐在中间层走信号线，以免分割地层和电源层的完整性。普通PCB 板的板厚为1.6 mm，信号层上的差分线到最近参考平面的距离H大约为11mil，走线的铜皮厚度T大约为O.65mil，填充材料一般为FR-4，介电常数Er为4.2。在H、T 和Er已确定的条件下，由差分线2D阻抗模型以及微带线和差分线阻抗计算公式可以得到合适的线宽W和线间距S。当W=16mil，S=7mil 时，Zdiff=8 7Ω。但通过上述公式来推导合适的走线尺寸的计算过程比较复杂，借助PCB 阻

抗控制设计软件Polar 可以很方便的得到合适的结果，由Polar可以得到当W= 11mil，S=5mil时，Zdiff=92.2Ω。

在绘制USB2．O 设备接口差分线时，应注意以下几点要求：

1、USB2.O芯片放臵在离地层最近的信号层,并尽量靠近USB插座,缩短差分线走线距离。

2、差分线上不应加磁珠或者电容等滤波措施,否则会严重影响差分线的阻抗。

3、如果USB2.O接口芯片需串联端电阻或者D线接上拉电阻时,务必将这些电阻尽可能的靠近芯片放臵。

4、将USB2.O差分信号线布在离地层最近的信号层。

5、在绘制PCB板上其他信号线之前,应完成USB2.0差分线和其他差分线的布线。

6、保持USB2.O差分线下端地层完整性,如果分割差分线下端的地层,会造成差分线阻抗的不连续性，并会增加外部噪声对差分线的影响。

7、在USB2.0差分线的布线过程中,应避免在差分线上放臵过孔(via),过孔会造成差分线阻抗失调。如果必须要通过放臵过孔才能完成差分线的布线,那么应尽量使用小尺寸的过孔,并保持USB2.0差分线在一个信号层上。

8、保证差分线的线间距在走线过程中的一致性，使用Cadence绘图时可以用sh ove保证，但在使用Protel 绘图时要特别注意。如果在走线过程中差分线的间距发生改变，会造成差分线阻抗的不连续性。

9、在绘制差分线的过程中，使用45°弯角或圆弧弯角来代替90°弯角，并尽量在差分线周围的150mil 范围内不要走其他的信号线，特别是边沿比较陡峭的数字信号线更加要注意其走线不能影响USB差分线。

10、差分线要尽量等长，如果两根线长度相差较大时，可以绘制蛇行线增加短线长度。

2、USB2.0总线接口端电源线和地线设计

USB接口有5个端点，分别为：USB 电源(VBUS)、D-、D+、信号地(GND)和保护地(SHIELD)。除了D+、D-差分信号设计，USB总线电源、信号地和保护地的设计对USB系统的正常工作同样重要。

USB电源线电压为5V,提供的最大电流为500mA，应将电源线布臵在靠近电源层的信号层上，而不是布臵在与USB差分线所在的相同层上，线宽应在30mil以上，以减少它对差分信号线的干扰。现在很多厂家的USB从控制芯片工作电压为3.3 V,当其工作在总线供电模式时,需要3.3-5V的电源转换芯片,电源转换芯片的输出端应尽量靠近USB芯片的电压输入端，并且电源转换芯片的输入和输出端都应加大容量电容并联小容量电容进行滤波。当USB从控制芯片工作在自供电的模式时，USB电源线可以串联一个大电阻接到地。

USB接口的信号地应与PCB板上的信号地接触良好，保护地可以放臵在PCB 板的任何一层上，它和信号地分割开,两个地之间可以用一个大电阻并联一个耐压值较高的电容，如图2所示。保护地和信号地之间的间距不应小于25mil，以减少两个地之间的边缘耦合作用。保护地不要大面积覆铜，一根100mli宽度的铜箔线就已能满足保护地的功能需要了。

在绘制USB电源线、信号地和保护地时，应注意以下几点：

1、USB插座的1、

2、

3、4 脚应在信号地的包围范围内，而不是在保护地的包围范围内。

2、USB差分信号线和其他信号线在走线的时候不应与保护地层出现交叠。

3、电源层和信号地层在覆铜的时候要注意不应与保护地层出现交叠。

4、电源层要比信号地层内缩20D，D 为电源层与信号地层之间的距离。

5、如果差分线所在层的信号地需要大面积覆铜，注意信号地与差分线之间要保证35mil以上的间距，以免覆铜后降低差分线的阻抗。

6、在其他信号层可以放臵一些具有信号地属性的过孔，增加信号地的连接性，缩短信号电流回流路径。

7、在USB总线的电源线和PCB板的电源线上，可以加磁珠增加电源的抗干扰能力。

3、USB2.0其他信号的拓扑结构设计

USB2.O提供高达480Mbps的传输速率，因此芯片需要外接一个较高频率的晶振，例如Cypress公司的CY7C68013需要外接1个24MHz的晶振。晶振应尽量靠近U SB芯片的时钟输入脚，时钟线不能跨越USB2.0的差分线，晶振下不要布臵任何信号线，并且在时钟线周围应覆有完整的信号地，以降低时钟线对其他信号线的干扰，特别是对差分线的干扰。在绘制USB芯片与其他芯片相连的数据线时，应保证线间距不小于8mil。

按EMC、EMI原理和信号完整性要求设计的USB2.0设备PCB板，传输速率可以达到300Mbps以上。高速数字信号传输PCB板设计是一个比较复杂的领域，对设计人员的要求比较高，设计周期也比较长。

Allegro差分线走线规则

SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置 Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev : 1.00

Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)

1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的 事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规 则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关 键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值 来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎 是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可 以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场 可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端 信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差， 同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。

PCBLayout中的直角走线、差分走线和蛇形线

布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout 得以实现并验证，由此可见，布线在高速PCB 设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。 主要从直角走线，差分走线，蛇形线等三个方面来阐述。 1．直角走线 直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面： 一是拐角可以等效为传输线上的容性负载，减缓上升时间； 二是阻抗不连续会造成信号的反射； 三是直角尖端产生的EMI。 传输线的直角带来的寄生电容可以由下面这个经验公式来计算： C=61W(Er)[size=1]1/2[/size]/Z0 在上式中，C 就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr 指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量： T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps 通过计算可以看出，直角走线带来的电容效应是极其微小的。 由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数： ρ=(Zs-Z0)/(Zs+Z0) 一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到

差分信号线的原理和优缺点分析

差分信号线的原理和优缺点分析 随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。传统的总线协议已经不能够满足要求了。串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。而串行总线又尤以差分信号的方式为最多。所以在这篇中整理了些有关差分信号线的设计和大家探讨下。 1.差分信号线的原理和优缺点 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b. 能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，如图在A-A‘的电流是从右到左，那B-B‘的是从左到右，那么按右手螺旋定则，那他们的磁力线是互相抵消的。耦合的越紧密，互相抵消的磁力线就越多。泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differenTIal signaling）就是指这种小振幅差分信号技术。 2.差分信号的一个实例：LVDS

差分信号走线原则

设计规则1 我们处理差分信号的第一个规则是：走线必须等长。有人激烈地反对这条规则。通常他们的争论的基础包括了信号时序。他们详尽地指出许多差分电路可以容忍差分信号两个部分相当的时序偏差而仍然能够可靠地进行翻转。根据使用的不同的逻辑门系列，可以容忍500 mil 的走线长度偏差。并且这些人们能够将这些情况用器件规范和信号时序图非常详尽地描绘出来。问题是，他们没有抓住要点！差分走线必须等长的原因与信号时序几乎没有任何关系。与之相关的仅仅是假定差分信号是大小相等且极性相反的以及如果这个假设不成立将会发生什么。将会发生的是：不受控的地电流开始流动，最好情况是良性的，最坏情况将导致严重的共模EMI问题。 因此，如果你依赖这样的假定，即：差分信号是大小相等且极性相反，并且因此没有通过地的电流，那么这个假定的一个必要推论就是差分信号对的长度必须相等。差分信号与环路面积：如果我们的差分电路处理的信号有着较慢的上升时间，高速设计规则不是问题。但是，假设我们正在处理的信号有着有较快的上升时间，什么样的额外的问题开始在差分线上发生呢？考虑一个设计，一对差分线从驱动器到接收器，跨越一个平面。同时假设走线长度完全相等，信号严格大小相等且极性相反。因此，没有通过地的返回电流。但是，尽管如此，平面层上存在一个感应电流！ 任何高速信号都能够（并且一定会）在相邻电路（或者平面）产生一个耦合信号。这种机制与串扰的机制完全相同。这是由电磁耦合，互感耦合与互容耦合的综合效果，引起的。因此，如同单端信号的返回电流倾向于在直接位于走线下方的平面上传播，差分线也会在其下方的平面上产生一个感应电流。 但这不是返回电流。所有的返回电流已经抵消了。因此，这纯粹是平面上的耦合噪声。问题是，如果电流必须在一个环路中流动，剩下来的电流到哪里去了呢？记住，我们有两根走线，其信号大小相等极性相反。其中一根走线在平面一个方向上耦合了一个信号，另一根在平面另一个方向上耦合了一个信号。平面上这两个耦合电流大小相等（假设其它方面设计得很好）。因此电流完全在差分走线下方的一个环路中流动（图3）。它们看上去就像是涡流。耦合电流在其中流动的环路由（a）差分线自身和（b）走线在每个端点之间的间隔来定义。 设计规则2 现在EMI 与环路面积已是广为人知了3。因此如果我们想控制EMI，就需要将环路面积最小化。并且做到这一点的方法引出了我们的第二条设计规则：将差分线彼此靠近布线。有人反对这条规则，事实上这条规则在上升时间较慢并且EMI 不是问题时并不是必须的。但是在高速环境中，差分线彼此靠得越近布线，走线下方所感应的电流的环路就越小，

差分信号PCB规则

什么是差分信号？ 一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。在某些系统里，系统'地'被用作电压基准点。当'地'当作电压测量基准时，这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。 另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。我们用一个方法对差分信号做一下比喻，差分信号就好比是跷跷板上的两个人，当一个人被跷上去的时候，另一个人被跷下来了- 但是他们的平均位置是不变的。继续跷跷板的类推，正值可以表示左边的人比右边的人高，而负值表示右边的人比左边的人高。0 表示两个人都是同一水平。 图1 用跷跷板表示的差分信号 应用到电学上，这两个跷跷板用一对标识为V+和V-的导线来表示。当V+>V-时，信号定义成正极信号，当V+

SATA高速差分信号设计规则

PCB设计挑战和建议作为PC、服务器和消费电子产品中重要的硬盘驱动器接口，串行ATA(SATA)发展迅猛并日益盛行。随着基于磁盘的存储在所有电子市场领域中变得越来越重要，系统设计工程师需要知道采用第一代SATA(1.5Gbps)和第二代SATA(3.0Gbps)协议的产品设计中的独特挑战。此外，系统设计工程师还需要了解新的SATA特性，以使其用途更广，功能更强，而不仅仅是简单地代替并行ATA。充分利用这些新特性并克服设计中存在的障碍，对成功推出采用SATA接口的产品非常关键。 日趋复杂的PCB布局布线设计对保证高速信号(如SATA)的正常工作至关重要。由于第一代和第二代SATA的速度分别高达1.5Gbps和3.0Gbps，因此铜箔蚀刻线布局的微小改动都会对电路性能造成很大的影响。SATA信号的上升时间约为100ps，如此快的上升时间，再加上有限的电信号传输速度，所以即使很短的走线也必须当成传输线来对待，因为这些走线上有很大部分的上升(或下降)电压。 高频效应处理不好，将会导致PCB无法工作或者工作起来时好时坏。为保证采用FR4 PCB板的SATA设计正常工作，必须遵守下面列出的FR4 PCB布局布线规则。这些规则可分为两大类：设计使用差分信号和避免阻抗不匹配。 高速差分信号设计规则包括： 1.SATA是高速差分信号，一个SATA连接包含一个发送信号对和一个接收 信号对，这些差分信号的走线长度差别应小于5mil。使差分对的走线长度保持一致非常重要，不匹配的走线长度会减小信令之间的差值，增加误码率，而且还会产生共模噪声，从而增加EMI辐射。差分信号线对应该 在电路板表层并排走线(微带线)，如果差分信号线对必须在不同的层走 线，那么过孔两侧的走线长度必须保持一致。 2.差分信号线对的走线不能太靠近，建议走线间距是走线相对于参考平面高 度的6至10倍(最好是10倍)。 3.为减少EMI，差分对的走线间距不要超过150mil。 4.SATA差分对的差分阻抗必须为100欧姆。 5.为减少串扰，同一层其它信号与差分信号线对之间的间距至少为走线相对 于参考平面高度的10至15倍。 6.在千兆位传输速度的差分信号上不要使用测试点。 避免阻抗不匹配的设计规则包括：

差分线布线规则设置

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Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)

1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。

差分信号

差分信号 我们中的大部分都能直观地理解信号是如何沿导线或走线传播的，即便我们也许对这种连接方式的名称并不熟悉——单端模式。术语“单端”模式将这种方式同至少其它两种信号传播模式区分开来：差模和共模。后面两种常常看起来更加复杂。 差模 差模信号沿一对走线传播。其中一根走线传送我们通常所理解的信号，另一根传送一个严格大小相等且极性相反(至少理论上如此)的信号。差分与单端模式并不像它们乍看上去那样有很大的不同。记住，所有信号都有回路。一般地，单端信号从一个零电位，或地，电路返回。差分信号的每一分支都将从地电路返回，除非因为每个信号都大小相 等且极性相反以至于返回电流完全抵消了(它们中没有任何一部分出现在零电位或地电路上)。 尽管我不打算在专栏中就这个问题花太多时间，共模是指同时在一个(差分)信号的线对或者在单端走线和地上出现的信号。对我们来说这并不容易直观地去理解，因为我们很难想象怎样才能产生这样的信号。相反通常我们不会产生共模信号。通常这些都是由电路的寄生环境或者从邻近的外部源耦合进电路产生的。共模信号总是很“糟糕”，许多设计规则就是用来防止它们的发生。 差分走线 尽管看起来这样的顺序不是很好，我要在叙述使用差分走线的优点之前首先来讲述差分信号的布线规则。这样当我讨论(下面)这些优点时，就可以解释这些相关的规则是如何来支持这些优点的。 大部分时候(也有例外)差分信号也是高速信号。这样，高速设计规则通常也是适用的，尤其是关于设计走线使之看起来像是传输线的情况。这意味着我们必须仔细地进行设计和布线，如此，走线的特征阻抗在沿线才能保持不变。

在差分对布线时，我们期望每根走线都与其配对走线完全一致。也就是说，在最大的可实现范围内，差分对中每根走线应该具有一致的阻抗与一致的长度。差分走线通常以线对的方式进行布线，线对的间距沿线处处保持不变。通常地，我们尽可能将差分对靠近布线。 差分信号的优点 “单端”信号通常参考到某些“参考”电位。这有可能是正的或者是地电压，一个器件的门限电压，或者另外某处的信号。另一方面，差分信号仅参考到与其配对信号。也就是说，如果一根走线(正信号)上的电压比另外一根走线(负信号)高，我们就得到了一个逻辑状态，如果是低，我们就得到另外一个逻辑状态(见图1)。这样有几个好处： 时序可以更精确地定义，因为控制一对信号的交点比控制一个关于其他参考电压的绝对电压容易。这也是走线要精确等长的原因之一。任何在源端所进行的时序控制都可以让步，如果信号在不同的时间到达另一端。进一步来讲，如果线对的远端信号没有精确相等且极性相反，共模信号就可能产生并将导致信号时序与EMI问题。 因为除了自身，差分信号没有参考任何其它信号，并且信号交叉的同步可以更有力地控制，差分电路通常可以运行在比类似的单端电路更高的频率上。 因为差分电路对两根走线(两者的信号大小相等极性相反)上信号的差作出响应，得到的净信号两倍于(可比的环境噪声)任一单端信号。因此在其它条件等同的情况下，差分信号有着更大的信噪比及性能。 差分电路对线对信号之间的电位差敏感。但是(相对地)对线上与其它参考电压相比(特别是地)的绝对电位不敏感。因此，相对而言，差分电路对诸如地弹、其它存在于电源和/ 或地平面的噪声信号以及可能出现在每一根走线中相等的共模信号这样的问题不敏感。 差分信号对EMI和串扰略微免疫。如果线对走得很近，这样任何外部耦合噪声将相等地耦合进线对。这样一来耦合噪声就变成“共模”噪声，而电路对此是(理论上)免疫的。如果导线是“缠绕”(比如双绞线)的，那么对噪声的免疫性就更好。因为我们不能方便地将印制板上的差分走线缠绕起来，把它们尽可能地靠近走线就是最好的办法了。

1_差分信号原理与分析

如果差分信号走线过程中的参考平面改变了，到底会对差分信号的质量产生何种影响? 差分线的设计原则是等长等距不能cross-moat.这都是有原因的.差分信号P\\N的差值就是我们所要传递的信号,同时每一个线上面都有共模信号.后者是造成电磁辐射的主要源头,常常在靠近连接器的地方加共模choke抑制.差分线等长等距的原因是因为p上面信号值减去N上面信号的时候,必须是对应地减去,如果不等长或者不等距,将使得这样的差值发生根本性的破坏.信号完整性检查眼图的时候会发现超标.而楼上大家关心的是能不能crossmoat的问题.这一点我详细说明. 我先说信号参考同一个板层就是习惯上说的layer,如果差分信号在top层走,以layer2作为参考平面.差分信号的两根线下面都有高速返回的镜象电流,紧贴在差分信号的下面.之所以紧贴是因为这样可以使得信号遇到的电感最小.差分信号的上升沿很短,一般在2ns左右.假如这时候差分信号的参考平面有沟道,比如说layer2的电源不止一个,举个例子,差分信号的下面原来参考的是+5V电源层,现在参考+3.3v,这时候就会出问题.因为+5与+3.3的两个模块之间有沟道.镜象电流在沟道处被割断,将寻找低阻抗路径完成返回电流的连续.换句话说路径的改变造成了电流环路面积的增大,这个直接影响就是EMI测试的超标.在EMI中这称为return path uncontinuity. 如果信号穿层从top到bottom.信号的参考平面从layer2到了倒数第二层,倒数第二层如果是GND.差分信号的参考平面绝对不能够改变.比如usb信号在第一层走的时候下面参考的是+5v,那么到了最下面的倒数第2层.必须在倒数第2层割出一块+5的电源在USB差分线的下方.这是原理.在EMI中这还是return path uncontinuity的一种情况.事实上面高速信号(包括差分信号)以某些电势位(比如+1.8v,+3.3v)作为参考平面(就是镜象电流流过的那层)不是一种好的方法,这会造成电源的不干净.比教好的做法是以地(0v电势位)作为参考平面,换层到top时候,把第二层划出一块地.目标就是差分信号的参考平面永远是同一个电势位.任何不同都会造成返回路径不连续从而引起环路面积增大,最后造成EMI超标. 信号的反射和差分本来就是两回事，差分的本来目的确实是为了抑制共模干扰，具体要求和前后级的具体电路和CMRR有关。信号的反射是由于阻抗不匹配，在不同频率处有不同的反射系数和时延，即产生色散，导致原来的波形变形，即信号完整性受到影响（主要对高速信号影响）。 对于RF的角度来说，过孔或者参考/走线平面的变化确实会带来阻抗上的不连续（仅仅从RF角度，对于低速信号，孔的寄生电容，电感相对于电阻完全体现不出来），但只要传输线的电长度不要太大（<1/10 波长），影响也不会太大。差分线都有回流面，此回流面决定此差分线的特征阻抗，而且是不管你创建与否必然存在（如果有的话由于电流的最短路径回流原理及耦合原理，必然会在相邻的地层的相反方向！）。

转 什么是差分信号

转什么是差分信号 一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上 来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。在某些系统里，系统'地'被用作电压基准点。当'地'当作电压测量基准时，这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的 电压来表示的。 另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。我们用一 个方法对差分信号做一下比喻，差分信号就好比是跷跷板上的两个人，当一个 人被跷上去的时候，另一个人被跷下来了-但是他们的平均位置是不变的。继续跷跷板的类推，正值可以表示左边的人比右边的人高，而负值表示右边的人比 左边的人高。0表示两个人都是同一水平。 图1用跷跷板表示的差分信号 应用到电学上，这两个跷跷板用一对标识为V+和V-的导线来表示。当 V+V-时，信号定义成正极信号，当V+V-时，信号定义成负极信号。 图2差分信号波形和单端等价 图2差分对围绕摆动的平均电压设置成2.5V。当该对的每个信号都限制成 0-5V振幅时，偏移该差分对会提供一个信号摆动的最大范围。当用单一5V电 源操作时，经常就会出现这种情况。 当不采用单端信号而采取差分信号方案时，我们用一对导线来替代单根导线，增加了任何相关接口电路的复杂性。那么差分信号提供了什么样的有形益处，才能证明复杂性和成本的增加是值得的呢? 差分信号的第一个好处是，因为你在控制'基准'电压，所以能够很容易地 识别小信号。在一个地做基准，单端信号方案的系统里，测量信号的精确值依 赖系统内'地'的一致性。信号源和信号接收器距离越远，他们局部地的电压值

PCI-E布线规则

PCI-E 布线规则 合理的走线设计可以信号的兼容性，减小信号的反射和电磁损耗。PCI-E 总线的信号线采用高速串行差分通信信号，因此，注重高速差分信号对的走线设计要求和规范，确保PCI-E 总线能进行正常通信。 PCI-E是一种双单工连接的点对点串行差分低电压互联。每个通道有两对差分信号：传输对Txp/Txn，接收对Rxp/Rxn。该信号工作在2.5 GHz并带有嵌入式时钟。嵌入式时钟通过消除不同差分对的长度匹配简化了布线规则。 随着PCI-E串行总线传输速率的不断增加，降低互连损耗和抖动预算的设计变得格外重要。在整个PCI-E背板的设计中，走线的难度主要存在于PCI-E的这些差分对。图1提供了PCI-E高速串行信号差分对走线中主要的规范，其中A、B、C和D四个方框中表示的是常见的四种PCI-E差分对的四种扇入扇出方式，其中以图中A所示的对称管脚方式扇入扇出效果最好，D为较好方式，B和C为可行方式。接下来本文将对PCI-E LVDS信号走线时的注意事项进行总结： 图 1 PCI-E 差分线布线规范 （1）对于插卡或插槽来说，从金手指边缘或者插槽管脚到PCI-E Switch 管脚的走线长度应限制在4英寸以内。另外，长距离走线应该在PCB上走斜线。 （2）避免参考平面的不连续，譬如分割和空隙。

（3）当LVDS 信号线变化层时，地信号的过孔应放得靠近信号过孔，对每对信号的一般要求是至少放1 至3个地信号过孔，并且永远不要让走线跨过平面的分割。 （4）应尽量避免走线的弯曲，避免在系统中引入共模噪声，这将影响差分对的信号完整性和EMI。所有走线的弯曲角度应该大于等于135度，差分对走线的间距保持20mil以上，弯曲带来的走线最短应该大于1.5倍走线的宽度。 当一段蛇形线用来和另外一段走线来进行长度匹配，如图2所示，每段长弯折的长度必须至少有15mil（3倍于5mil的线宽）。蛇形线弯折部分和差分线的另一条线的最大距离必须小于正常差分线距的2倍。 图 2 蛇形走线 （5）差分对中两条数据线的长度差距需在5mil以内，每一部分都要求长度匹配。在对差分线进行长度匹配时，匹配设计的位置应该靠近长度不匹配所在的位置，如图3所示。但对传输对和接收对的长度匹配没有做具体要求，即只要求差分线内部而不是不同的差分对之间要求长度匹配。在扇出区域可以允许有5mil和10mil的线距。50mil内的走线可以不需要参考平面。长度匹配应靠近信号管脚，并且长度匹配将能通过小角度弯曲设计。

差分线的走线要求

中心议题：差分信号介绍差分信号线的布线差分信号的优势 解决方案： 差分线对中的两个PCB线完全一致 高速设计规则通常也都适用于差分信号的布线 布线非常靠近的差分信号对相互之间也会互相紧密耦合，这种互相之间的耦合会减小EMI发射，差分信号线的主要缺点是增加了PCB的面积，本文介绍电路板设计过程中采用差分信号线布线的布线策略。 众所周知，信号存在沿信号线或者PCB线下面传输的特性，即便我们可能并不熟悉单端模式布线策略，单端这个术语将信号的这种传输特性与差模和共模种信号传输方式区别开来，后面这两种信号传输方式通常更为复杂。 差分和共模方式 差模信号通过一对信号线来传输。一个信号线上传输我们通常所理解的信号；另一个信号线上则传输一个等值而方向相反(至少在理论上是这样)的信号。差分和单端模式最初出现时差异不大，因为所有的信号都存在回路。 单端模式的信号通常经由一个零电压的电路(或者称为地)来返回。差分信号中的每一个信号都要通过地电路来返回。由于每一个信号对实际上是等值而反向的，所以返回电路就简单地互相抵消了，因此在零电压或者是地电路上就不会出现差分信号返回的成分。 共模方式是指信号出现在一个(差分)信号线对的两个信号线上，或者是同时出现在单端信号线和地上。对这个概念的理解并不直观，因为很难想象如何产生这样的信号。这主要是因为通常我们并不生成共模信号的缘故。共模信号绝大多数都是根据假想情况在电路中产生或者由邻近的或外界的信号源耦合进来的噪声信号。共模信号几乎总是“有害的”，许多设计规则就是专为预防共模信号出现而设计的。 差分信号线的布线 通常(当然也有一些例外)差分信号也是高速信号，所以高速设计规则通常也都适用于差分信号的布线，特别是设计传输线这样的信号线时更是如此。这就意味着我们必须非常谨慎地设计信号线的布线，以确保信号线的特征阻抗沿信号线各处连续并且保持一个常数。 在差分线对的布局布线过程中，我们希望差分线对中的两个PCB线完全一致。这就意味着，在实际应用中应该尽最大的努力来确保差分线对中的PCB线具有完全一样的阻抗并且布线的长度也完全一致。差分PCB线通常总是成对布线，而且它们之间的距离沿线对的方向在任意位置都保持为一个常数不变。通常情况下，差分线对的布局布线总是尽可能地靠近。 差分信号的优势

pcb差分走线

差分信号PCB走线 差分信号在现在的电子电路中使用的非常多，可以说在重要的信号线中，已经非常难见到单端信号了； 在PCB设计中，差分信号走线（differential signal routing）的规则可以简单的说成四个字：共面、平行； 平行：一般要求差分信号要“走线长度相等，走线宽度相等，走线间间距相同” a. 走线长、宽度相等-------->保证差分信号极性相反；------------>共模分量减小 b. 走线的间距相同----------->差分阻抗一致--------------------------->反射减小 注：实际的PCB设计中，受限于PCB板面积的限制，而往往需要分布很多元件和走线。这就导致了，往往不可能同时满足走线长度和间距相同，而走线宽度一般都是默认相同的；在这种情况下，走线长度相等比走线间距相等更加重要。 共面：这个很好理解，两条差分信号线应：处于同一layer，且使用同一GND； 常常接触到一些“资深”工程师，将差分信号分在两个Layer层，认为这问题不大，但这是完全错误的； 此外，有点需要记住：差分信号也需要地平面作为回流路径；需要使用同一GND，而不是不同的GND； 这里所说的GND，是PCB设计铺铜出现的一片片铜皮地，而不是物理定义中的大地；

也就是说，差分信号下，应有一个共用的地平面； 高频信号总是沿着电感最小的回路进行回流；一般的PCB中，差分信号线之间的耦合较小，耦合度一般在10%～20%之间，所以，差分信号更多的还是对地的耦合。换句话说，差分信号的回流路径存在于GND Layer； 当差分信号的GND不连续时，差分信号只好退而求其次，将差分走线之间的耦合提供回流通路；---------->这种情况会降低差分信号的质量，增加EMI（电磁干扰）；------------------>当然，相对于单端信号没有GND，差分信号要好得多；

高速串行差分信号的PBG设计

高速串行差分信号的ＰＢＧ设计 摘要:随着电子设计技术的不断进步，要求更高速率信号的互联。在传统并行同步数字信号的数位和速率将要达到极限的情况下，开始转向从高速串行信号寻找出路。本文将简单介绍了高速串行差分信号的设计。 1 前言 随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。传统的总线协议已经不能够满足要求了。串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。而串行总线又尤已差分信号的方式为最多。而在我们的项目中的PCI-Express串行信号线正采用了LVDS技术。 2 串行LVDS信号的PCB设计 2.1差分信号的概念和有点 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都采用差分结构设计。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”，而承载差分信号的那一对走线。差分信号与普通的单端信号走线相比，最明显的优势体现在以下三个方面: 抗干扰能力强。因为两根差分走线之间的耦合很好，当外界存在噪音干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。能有效抑制EMI.由于两根信号的极性相反，他们对外辐射的电磁场可以互相抵消。耦合的越紧密，相互抵消的磁力线就越多。泄露到外界的电磁能量越少。 时序定位精确。由于差分信号的开关变化是位于两个信号的焦点，而不像普通的单端信号依靠高低两个阀值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS就是指这种小振幅的差分信号技术。 2.2 LVDS信号在PCB上的设计要点 LVDS信号被广泛的应用于计算机、通信以及消费电子领域，并被以 PCI-Express为代表的第三代I/O标准中采用，而在我们的项目中PCI-Express 信号正是采用LVDS信号。LVDS信号不仅是差分信号，而且还是高速数字信号。因此LVDS传输煤质不管使用的是PCB线还是电缆，都必须采取措施防止信号早

PCB设计中差分信号的三大常见误区

误区一： 认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。虽然差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路。 在PCB 电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI 辐射，这种做法弊大于利。 所以要保持PCB地线层返回路径宽而短。尽量不要跨岛（跨过相邻电源或地层的分隔区域。）比如主板设计中的USB和SATA及PCI-EXPRESS等最好不要有跨岛的做法。保证这些信号的下面是个完整地平面或电源平面。 误区二：

认为保持等间距比匹配线长更重要。在实际的PCB 布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，其实间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多。再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显著，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。 可以这么说，PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。同时为了弥补阻抗的匹配可以采用接收端差分线对之间加一匹配电阻。其值应等于差分阻抗的值。这样信号品质会好些。 所以建议如下两点： （A）使用终端电阻实现对差分传输线的最大匹配，阻值一般在90～130Ω之间，系统也需要此终端电阻来产生正常工作的差分电压； （B）最好使用精度１～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50Ω的电阻，并在中间通过一个电容接地，以滤去共模噪声。 通常对于差分信号的CLOCK等要求等长的匹配要求是+/-10mils之内。 误区三： 认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以

差分走线

差分走线 差分信号（Differential Signal）在高速电路设计中得应用越来越广泛，电路中最关键得信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好得性能呢？带着这两个问题，我们进行下一部分得讨论。 何为差分信号？通俗地说，就就是驱动端发送两个等值、反相得信号，接收端通过比较这两个电压得差值来判断逻辑状态“0”还就是“1”。而承载差分信号得那一对走线就称为差分走线。 差分信号与普通得单端信号走线相比，最明显得优势体现在以下三个方面： a、抗干扰能力强，因为两根差分走线之间得耦合很好，当外界存在噪声干扰时，几乎就是同时被耦合到两条线上，而接收端关心得只就是两信号得差值，所以外界得共模噪声可以被完全抵消。 b、能有效抑制EMI，同样得道理，由于两根信号得极性相反，她们对外辐射得电磁场可以相互抵消，耦合得越紧密，泄放到外界得电磁能量越少。 c、时序定位精确，由于差分信号得开关变化就是位于两个信号得交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度得影响小，能降低时序上得误差，同时也更适合于低幅度信号得电路。目前流行得LVDS（low voltage differential signaling）就就是指这种小振幅差分信号技术。 对于PCB工程师来说，最关注得还就是如何确保在实际走线中能完全发挥差分走线得这些优势。也许只要就是接触过Layout得人都会了解差分走线得一般要求，那就就是“等长、等距”。等长就是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要就是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也就是差分走线得要求之一。但所有这些规则都不就是用来生搬硬套得，不少工程师似乎还不了解高速差分信号传输得本质。下面重点讨论一下PCB差分信号设计中几个常见得误区。 误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区得原因就是被表面现象迷惑，或者对高速信号传输得机理认识还不够深入。从图 1-8-15 得接收端得结构可以瞧到，晶体管Q3,Q4 得发射极电流就是等值，反向得，她们在接地处得电流正好相互抵消（I1=0），因而差分电路对于类似地弹以及其它可能存在于电源与地平面上得噪音信号就是不敏感得。地平面得部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线与普通得单端走线得机理就是一致得，即高频信号总就是沿着电感最

差分信号详解

差分信号（Differential Signal） （转自EDN，对差分信号理解得比较的文章，供大家参考） 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB 设计中又如何能保证其良好的性能呢？ 带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 对于PCB 工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout 的人都会了解差分走线的一般要求，那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB 差分信号设计中几个常见的误区。 误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路.在PCB 电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路，尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI

走线指导

SIM卡走线规则 在SIM卡接口的电路设计中，为了确保SIM卡的良好的功能性能和不被损坏，在电路设中建议遵循以下设计原则。 1.SIM卡座与模块距离摆件不能太远，越近越好，尽量保证SIM卡信号线布线不超过20cm。 2.SIM卡信号线布线远离RF线和VBAT电源线。 3.SIM卡座的GND与模块的GND布线要短而粗，使二者GND等电势。SIM_VDD和GND的 布线宽度都保证不小于0.5mm，且在SIM_VDD 与SIM_GND之间的旁路电路不超过1uF，并且靠近SIM卡座摆放。 4.为了防止可能存在的SIM_CLK信号对SIM_DATA信号的串扰，两者布线不要太靠近， 在两条走线之间增加地屏蔽。且对SIM_RST信号也需要地保护。 音频走线规则 1.PCB板上的射频滤波电容摆放位置要尽量靠近音频器件或音频接口，走线尽量短，要先 经过滤波电容再到其他点 2.天线的位置离音频元件和音频走线尽量远，减少辐射干扰，电源走线和音频走线不能平 行，电源线尽量远离音频线。 3.差分音频走线必须遵循差分信号的Layout规则。 电源走线规则 在设计中，从VBAT管脚到电源端的PCB走线必须保证足够宽，确保在最大发射功率大电流的情况下，不会在PCB走线上产生太大的电压跌落。建议VBAT走线宽度不少于2mm，并且走线越长，线宽越宽。并且VBAT远离其他敏感信号，防止对其它信号的影响 RF走线规则 连接到模块RF天线焊盘的RF走线必须使用微带线或者其他类型的RF走线，阻抗必须控制在50欧姆左右。 如果RF是使用的是共面波导走线方式的话，就是在中心导体带两侧制作出导体平面，并且中心导体带要用第二层或第三层作为参考地，阻抗控制在50欧姆左右。如图所示，W 为线宽，S是导体线距离2侧平面的距离，T是导体线厚度，H是导体线到参考地的间距， 单位是毫米。 串口走线规则 PCB走线时，为避免TXD与RXD互扰，请尽量保证TXD与RXD的并行走线时的间距遵循2W 原则，确保走线的中心间距不小于2倍线宽，或者将TXD与RXD用地线隔离且周围用地包围。