ESD Robustness of LTPS N-type TFTs under Different Layout Structures
ESD Robustness of LTPS N-type TFTs under
Different Layout Structures
Chih-Kang Deng1, Ming-Dou Ker1, Jie-Yao Chung1, and Wein-Town Sun2 1Institute of Electronics, National Chiao-Tung University, Taiwan 2AU Optronics Corporation, Science-Based Industrial Park, Taiwan Tel: 3-5712121; Fax: 3-5715412; E-mail: mdker@https://www.wendangku.net/doc/7516912909.html,
ABSTRACT
The electrostatic discharge (ESD) robustness of low-temperature polycrystalline silicon (LTPS) thin-film transistors (TFTs) with different layout structures is studied in this paper. By using the wafer-level transmission line pulsing (TLP) system, the high-current transient characteristics and the secondary breakdown current (It2) levels of the diode-connected TFTs are measured. From the experimental results, the diode-connected TFT with 2.4-kV HBM ESD level is suitable for ESD protection design on liquid crystal display (LCD) panel.
Keywords: Thin-film transistor (TFT), low-temperature polycrystalline silicon (LTPS), electrostatic discharge (ESD), transmission line pulsing (TLP) system.
摘要
此篇論文研究對於不同佈局結構的低溫多晶矽薄膜電晶體，對於其靜電放電耐受能力的影響。使用晶圓階級的傳輸線脈衝產生系統量測，可以得到這些薄膜電晶體的高電流特性以及二次崩潰電流。從這些實驗結果中，可以選擇靜電放電耐受度最好的元件，應用在面板上的靜電放電防護設計。
關鍵詞：薄膜電晶體、低溫多晶矽、靜電放電、傳輸線脈衝系統。
1.INTRODUCTION
The electrostatic discharge (ESD) is one of the major reliability concerns in integrated circuits (ICs) [1]. However, it also becomes the most critical issue on liquid crystal display (LCD) to reduce the production yield [2]. In panel protection, glass panels or human beings could accumulate considerable static charges during back-end fabrication or automatic testing. When machines or workers touch any input/output (I/O) pad on panel, these accumulative static charges will be discharged via any low-resistance path to ground. Such electrostatic discharge (ESD) event can generate a spontaneous high-current stress within a duration of hundreds nanoseconds. If the device is unable to sustain this ESD stress, it will reach the critical temperature of thermal runaway to cause the secondary breakdown [3]. Unfortunately, the materials used on LCD industry, such as oxynitride, polysilicon, and glass substrate, have poor thermal conductivity [4]. The ESD-generated heat cannot be immediately dissipated, and then it easily causes permanent damage on LCD panel. Therefore, the ESD reliability of thin-film transistors (TFTs) becomes more important, when the design rules are shrunk to make more circuits integrated on LCD panel.
The earlier studies [5]-[7] demonstrated the failure phenomena on threshold voltage, transconductance, and capacitance of TFTs after different over-voltage stresses. However, no high-current transient characteristic or ESD robustness of TFTs was discussed. In this work, three different layout structures of diode-connected n-channel TFTs (N-TFTs) fabricated by low-temperature poly- crystalline silicon (LTPS) process are tested to evaluate their ESD robustness from the secondary breakdown current (It2) by wafer-level transmission line pulsing (TLP) system. Finally, good layout parameters of the diode-connected TFTs are suggested for ESD protection design on LCD panel.
2.DEVICE AND MESAUREMENT
IMPLEMENTATION
2.1Device Fabrication
In the LTPS process, an -Si:H film were deposited on glass substrate, and then the XeCl excimer laser was used to crystallize this film. After the active islands were defined, all the ion doping processes were carried out and activated to form source and drain regions. Following, the gate insulator and gate metal were deposited, and then patterned. After the inter-metal dielectric (IMD) layer was deposited, the contact holes and the metal pads were formed for interconnection, as shown in Fig. 1. Finally, the hydrogenation was used to improve the device performance.
Fig. 1. The cross-section view of LTPS N-TFT.
All the LTPS N-TFTs with a 1-μm lightly doped drain (LDD) are drawn in finger style. The total channel width is the product of the number of finger and the unit finger width. The N-TFT is drawn in diode-connected configuration, where the drain node and the gate node are directly short by metal interconnection. The diode- connected N-TFT can be operated in forward-biased condition to discharge ESD current, when a power-rail ESD clamp circuit is built on the panel to achieve whole-panel ESD protection [8]. The channel length (L) and the channel width (W) of N-TFTs are varied from 5-to-20 μm and 100-to-500 μm, respectively. The N-TFTs with the same W/L ratio are also drawn in different device dimensions to verify the impact on ESD robustness.
2.2 Wafer-Level TLP System
The configuration of wafer-level TLP system used to simulate human body model (HBM) ESD event [9] within a period of hundreds nanoseconds is shown in Fig. 2. The transmission line is initially charged by the high voltage source, and then it generates a 100-ns current pulse with 10-ns rise time into the device under test (DUT). The current and voltage waveforms are monitored on the oscilloscope by current probe and voltage probe. By increasing the charging voltage on the transmission line step-by-step, the TLP-measured current and voltage values can be obtained from the average from 75-to-85 % of TLP-waveform duration to present the TLP-measured I-V curve and the high-current transient characteristics of the
DUTs.
Fig. 2. The configuration of wafer-level TLP system used to measure the TLP I-V curve of LTPS TFT.
In this work, the diode-connected N-TFT with the grounded source node is used as DUT. The TLP energy injected from the drain node to the source node means that the diode-connected N-TFT is under forward TLP stress. The TLP waveforms show good square-like pulses before
the final failure occurring. Until the stressing TLP current increases to cause the permanent damage, as shown in Fig. 3(a), the leakage current of the diode-connected N-TFT is abruptly increased compared to that of the fresh device. Such permanent damage also results in the abnormal turn-on resistance of the diode-connected N-TFT during TLP stress, so that the abruptly changed TLP waveforms are detected in 75-to-85 % duration on the oscilloscope, as shown in Fig. 3(b). It also reflects to a break point in the TLP-measured I-V curve (shown in the later Figures). Therefore, the It2 of the diode-connected N-TFT, which can sustain the maximum TLP current without permanent damage, can be determined to evaluate the ESD robustness. Form the pervious study [10], The HBM ESD level (V ESD )
of LTPS TFTs can be approximated as
(a)
(b)
Fig. 3. (a) The permanent damage points, and (b) the TLP-measured I-V waveforms, of the diode-connected N-TFT with W/L = 500 μm/ 5 μm after over 0.6-A forward TLP-current stress.
V ESD ≈ (1.5 k Ω + R TLP ) ? It2 (1) where 1.5 k Ω and R TLP are the equivalent resistance of human body and the DUT, respectively. Consequently, the DUT with a larger It2 value obtained form the wafer-level TLP system is expected to have a higher HBM ESD level.
3. EXPERIMENTAL RESULTS AND
DISCUSSION
Fig. 4 shows the TLP-measured I-V curves of the
diode-connected N-TFTs with different channel widths under forward TLP stress. The channel length is drawn in 5 μm. The top view of the diode-connected N-TFT with W/L = 200 μm/5 μm is also inserted in the Fig. 4. The
diode-connected N-TFT with longer channel width has a
lower turn-on resistance so that it can sustain higher
current under forward TLP stress. The TLP-measured It2
and the fresh leakage currents measured at -15 V of the
diode-connected N-TFTs with different channel widths are shown in Fig. 5. The It2 of the diode-connected N-TFT is increased from 0.14 A to 0.6 A when the channel width is linearly increased from 100 μm to 500 μm, which is an
Fig. 4. The TLP-measured I-V curves of the diode- connected N-TFTs with different channel widths under
forward TLP stress.
Fig. 5. The dependence on the TLP-measured It2 and the fresh leakage currents of the diode-connected N-TFTs with different channel widths.
immediate way to improve the It2 (or ESD) levels. However, increasing the channel width always accompanies the increase of fresh leakage current. If the diode-connected N-TFT is used as an ESD protection device on LCD panel, this fresh leakage current is the standby current which causes extra standby power dissipation. Therefore, the It2 (ESD) level and the fresh
leakage current are the tradeoff on the increase of channel length of the diode-connected N-TFT.
The TLP-measured I-V curves of the diode-connected N-TFTs with different channel lengths under forward TLP stress are shown in Fig. 6. The channel width is drawn in 500 μm. From these TLP-measured I-V curves, the
diode-connected N-TFTs exhibit short-circuit or open-
circuit characteristic after the second breakdown point,
especially on those with long channel length. When the
channel length is increased, the turn-on efficiency of the
diode-connected N-TFT is decreased to cause a lower It2.
However, when the channel length is varied from 5 μm to 20μm, the It2 is kept between 0.55A to 0.7A, which presents less dependence on the increased channel length.
The failure power (It2 ?
failure voltage) under TLP stress
Fig. 6. The TLP-measured I-V curves of the diode- connected N-TFTs with different channel lengths under
forward TLP stress.
Fig. 7. The dependence on the TLP-measured It2 and the fresh leakage currents of the diode-connected N-TFTs with different channel lengths.
is increased with the increasing channel length, as shown in Fig. 6. The reason is that the longer channel length of the diode-connected N-TFT with the same channel width enlarges the device dimension to provide larger heat dissipation area under forward TLP (ESD) stress. Fig. 7 shows the TLP-measured It2 and the fresh leakage currents measured at -15 V of the diode-connected N-TFTs
with different channel lengths. Except the channel length of 5 μm, the other fresh leakage currents of the diode- connected N-TFT are below 1 nA. Therefore, for on-panel standby current consideration, the channel length of ESD protection device with the same channel width would be drawn between 10 μm to 15 μm to obtain a good ESD robustness.
In brief summary, increasing the channel width increases the It2 and the fresh leakage current simultaneously, but increasing the channel length has insignificance effect on them. Therefore, enlarging the device dimension of the diode-connected N-TFT with the same W/L ratio will improve the It2 level and keep the same fresh leakage current. Actually, the diode-connected N-TFTs with the same W/L ratio of 100 have almost
the
Fig. 8. The TLP-measured I-V curves of the diode- connected N-TFTs with the same W/L ratio of 100 under forward TLP stress.
Fig. 9. The dependence on the TLP-measured It2 and the fresh leakage currents of the diode-connected N-TFTs with the same W/L ratio of 100.
same DC I-V characteristics in this LTPS process (not shown here). The TLP-measured I-V curves of the diode-connected N-TFTs with the same W/L ratio of 100 under forward TLP stress are shown in Fig. 8. The turn-on resistances of the diode-connected N-TFTs (R TLP ) extracted from the TLP-measured I-V curve is about 13 Ω to 18 Ω. The diode-connected N-TFT with the longest channel width of 2000 μm, which has the largest heat
dissipation area, has the highest It2 level. Fig. 9 shows the TLP-measured It2 and the fresh leakage currents measured at -15 V of the diode-connected N-TFTs with the same W/L ratio. The fresh leakage current measured at -15 V is kept at low level of below 3 nA because the longer channel length decreases the electrical field at drain side. When the channel width of the diode-connected N-TFTs with the same W/L ratio of 100 is linearly increased from 500 μm to 2000 μm, the It2 is increased from 0.6 A to 1.6 A. From the equation (1), the HBM ESD level of the diode- connected N-TFTs with W/L = 2000 μm /20 μm is about 2.4 kV , which is larger than the basic specification for commercial ICs products of 2-kV HBM ESD level. Therefore, when the diode-connected N-TFT is used as an ESD protection device on LCD panel, its channel width can be enlarged with the same W/L ratio to improve the ESD robustness and keep at a low fresh leakage current.
4. CONCLUSION
The ESD robustness among different layout structures of the diode-connected N-TFTs in LTPS process on panel has been investigated by using the wafer-level TLP system. Enlarging the channel width immediately improves the It2 (or ESD) level, but it also accompanies the increased fresh leakage current. However, enlarging channel length is less sensitive both on the It2 level and the fresh leakage current. The diode-connected N-TFT drawn in the same W/L ratio with the increased channel width can greatly improve the It2 level mainly due to the large heat dissipation area. Finally, the diode-connected N-TFT with W/L = 2000 μm/20 μm can pass the 1.6-A TLP current stress (corresponding to HBM ESD level of 2.4 kV), which is suitable for on-panel ESD protection design.
5. ACKNOWLEDGEMENT
This research was supported in part by the AU Optronics Corporation, Taiwan, R.O.C., and by the MOEA Technology Development for Academic Project through Grant 94-EC-17-A-07-S1-046.
6. REFERENCES
[1] S. V oldman, ESD: Circuit and Devices , 1st Ed, New
York:Wiley, 2006.
[2] F. R. Libsch and H. Abe, “ESD: how much protection is
need for AMLCDs,” in Dig. Tech. Papers , SID , 1994, pp. 255-258.
[3] S. M. Sze, Physics of Semiconductor Device , 2nd Ed,
New York: Wiley, 1981.
[4] C. L. Yaws, Handbook of Thermal Conductivity ,
Houston: Gulf, 1997.
[5] S. Uchikoga, M. Kakinoki, K. Suzuki, and M. Ikeda,
“Deterioration mechanism of α-Si:H TFT caused by ESD,” in Proc. AM-LCD , 1994, pp. 128-131.
[6] N. T. Golo, F. G . Kuper, and T. J. Mouthaan,
“Transmission line model testing of top-gate amorphous silicon thin film transistors,” in Proc. IRPS , 2000, pp. 289-294.
[7] S.-C. Lee, B.-C. Jeon, K.-C. Moon, M.-C. Lee, and
M.-K. Han, “Electrostatic discharge effects on polysilicon TFTs for AMLCD,” in Dig. Tech. Papers,
SID, 2002, pp. 212-215.
[8]M.-D. Ker, T.-K. Tseng, A. Shih, S.-C. Yang, and Y.-M.
Tasi, “Successful electrostatic discharge protection design for LTPS circuits integra ted on panel,” in Dig.
Tech. Papers, SID, 2003, pp. 1400-1403.
[9]Electrostatic Discharge (ESD) Sensitivity Testing –
Human Body Model (HBM)-Component Level. ESD Association, ESD Association Standard Test Method, ESD STM-5.1, 1998.
[10]M.-D. Ker, C.-L. Hou, C.-Y. Chang, and F.-T. Chu,
“Correlation between transmission-line-pulsing I-V curve and human-body-model ESD level on low temperature poly-Si TFT device,” in Proc. IPF A, 2004, pp. 209-212.
数字钟的设计与制作过程
数字钟的设计与制作 一、设计指标 1. 显示时、分、秒。 2. 可以24小时制或12小时制。 3. 具有校时功能，可以对小时和分单独校时，对分校时的时候，停止分向小时进位。校时时钟源可以手动输入或借 用电路中的时钟。 4. 具有正点报时功能，正点前10秒开始，蜂鸣器1秒响1秒停地响5次。（选做） 5. 为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号。 二、设计要求 1. 画出总体设计框图，以说明数字钟由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输 路径、方向和频率变化，并以文字对原理作辅助说明。 2. 设计各个功能模块的电路图，加上原理说明。 3. 选择合适的元器件，并选择合适的输入信号和输出方式，在面包板上接线验证、调试各个功能模块的电路。在确 保电路正确性的同时，输入信号和输出方式要便于电路的测试和故障排除。（也可选用Mutisim仿真） 4. 在验证各个功能模块基础上，对整个电路的元器件和布线，进行合理布局，进行整个数字钟电路的接线调试。 三、制作要求 自行在面包板上装配和调试电路，能根据原理、现象和测量的数据检查和发现问题，并加以解决。 四、设计报告要求 1. 格式要求（见附录1） 2. 内容要求 ①设计指标。 ②画出设计的原理框图，并要求说明该框图的工作过程及每个模块的功能。 ③列出元器件清单，并画出管脚分配图和芯片引脚图。 ④画出各功能模块的电路图，加上原理说明（如2、5进制到10进制转换，10进制到6进制转换的原理，个位到 十位的进位信号选择和变换等）。 ⑥画出总布局接线图（集成块按实际布局位置画，关键的连接应单独画出，计数器到译码器的数据线、译码器到数 码管的数据线可以简化画法，但集成块的引脚须按实际位置画，并注明名称）。 ⑦数字钟的运行结果和使用说明。 ⑧设计总结：设计过程中遇到的问题及解决办法；设计过程中的心得体会；对课程设计的内容、方式等提出建议。 五、仪器与工具 1. 直流电源1台。 2. 四连面包板1块。 3. 数字示波器（每两人1台） 4. 万用表（每班2只）。 5. 镊子1把。 6. 线剥钳1把。 7. 斜口钳1把。
数字钟设计(带仿真和连接图)
- 数字电子技术课程设计报告 题目：数字钟的设计与制作 ： 专业：电气本一班 学号：姓名： 指导教师： 时间： - —
一、设计内容 数字钟设计 … 技术指标： （1）时间以24小时为周期； （2能够显示时,分,秒; （3）有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间; (4)计时过程具有报时功能,当时间到达整点前5秒进行蜂鸣报时; (5)为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号. ~ 二、设计时间： 第十五、十六周 三、设计要求： （1）画出设计的电路原理图； $ (2) 选择好元器件及给出参数，在原理图中反应出来； （3）并用仿真软件进行模拟电路工作情况； （4）编写课程报告。
！ 摘要 数字钟实际上是一个对标准频率（1Hz）进行计数的计数电路。振荡器产生的时钟信号经过分频器形成秒脉冲信号，秒脉冲信号输入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。秒计数器电路计满60后触发分计数器电路，分计数器电路计满60后触发时计数器电路，当计满24小时后又开始下一轮的循环计数。一般由振荡器、分频器、计数器、译码器、数码显示器等几部分组成。 振荡电路：主要用来产生时间标准信号，因为时钟的精度主要取决于时间标准信号的频率及稳定度，所以采用石英晶体振荡器。 分频器：因为振荡器产生的标准信号频率很高，要是要得到“秒”信号，需一定级数的分频器进行分频。 计数器：有了“秒”信号，则可以根据60秒为1分，24小时为1天的进制，分别设定“时”、“分”、“秒”的计数器，分别为60进制，60进制,24进制计数器，并输出一分，一小时，一天的进位信号。 译码显示：将“时”“分”“秒”显示出来。将计数器输入状态，输入到译码器，产生驱动数码显示器信号，呈现出对应的进位数字字型。 由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路可以对分和时进行校时。另外，计时过程要具有报时功能，当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次。 } 为了使数字钟使用方便，在设计上使用了一个变压器和一个整流桥来实现数字钟电能的输入，使得可以方便地直接插入220V的交流电就可以正常地使用了。关键词数字钟振荡计数校正报时
喷漆工艺流程及技术要求
喷漆工艺流程及技术要求 一、工艺流程 1.每批订单生产之前先喷色板，经技术确认合格后，方可批量生产。 2.修边打磨：(把原件有毛边的用刀片修平，再用砂纸打磨平滑）。 3.除油除尘：（把修好的件用除油剂擦拭一遍，注意：必须擦到位）。 4.上挂架：保证镜座和盖板一体喷漆，而且要和镜体同一车架对应上架，能保证同一批油漆喷漆，同一车架烘烤，避免造成三个件有色差，镜座要增加膜厚8-10μm。 5.喷漆底漆：（涂装底漆要在25μm±1，要均匀，不能少漆或多漆，底漆60℃烘干20分钟（常温在30℃ ±3的情况下烘干10分钟）。（调配漆比例要严格按厂家给的比例）。 6.底漆层打磨：（把烘干的底漆件查看一遍有颗粒的用2000#的砂纸打磨平，把需要返工的挑选出来进行返修）。 7.喷漆色漆：（色漆厚应在30μm±2，特别要注意均匀的喷漆色漆60℃烘干20分钟（常温在30℃±3的情况下烘干10分钟），以免产生不同部位有色差）。 8.喷漆清漆：清漆的厚度应在35-40μm，不能少喷或多喷，少喷会产生局部的厚度不够而导致光泽度 不够，多喷会出现挂流现象。 9.烘烤：把喷好漆的产品用60℃烘烤120分钟。 10.包装：把烘烤好的产品晾置20分钟后即可开始检查。注意，目视对比色板是否有明显色差，不良品进行隔离，表面不能有颗粒、少漆、挂流等现象。有颗粒的需要打磨抛光，少漆和挂流的需返工、返修，杜绝不良品入半成品库。 11.入半成品库：把包装好的，贴有标签的入库，保证镜座盖板一体配送。 二、涂装产品标准 1.涂装好的产品要和标准色板的颜色保持一致。 2.产品表面不能有明显的颗粒。 3.表面不能少漆。 4.表面不能有橘皮现象。 5.不能有挂流现象。 6.车厂有特殊要求的：用2B或HB的铅笔呈45°角用大于1.5N力划过不能有明显的划伤。 7.附着力：百格测试不掉漆。 三、批次首检：每个批次生产前必需进行首检检测。 1.依据色板或确认样件，检测是否与标准颜色一致。 2.有无少漆挂流现象。 3.清漆和色漆是否有化学反应现象。 4.要有检查记录：每批次生产记录、色差、数据。 四、设备开机前点检：每天早上开机前需检查所有设备是否正常。 1.空气压缩机是否正常运转、是否缺机油。 2.送风系统是否正常，是否达到正常压力。 3.排风系统是否正常。 4.烘烤箱是否加温正常。 编制：审批：
常用运放电路及其各类比较器电路培训资料
常用运放电路及其各类比较器电路
彭发喜，制作 同相放大电路： 运算放大器的同相输入端加输入信号，反向输入端加来自输出的负反馈信号，则为同相放大器。 图是同相放大器电路图。 因为e1=e2，所以输入电流极小，输入阻抗极高。 如果运算放大器的输入偏置电流，则 e1=e2 放大倍数： 原理图：
反相比例运算放大电路图: 1号图： 2号图： 反相输入放大电路如图1所示，信号电压通过电阻R1加至运放的反相输入端，输出电压vo通过反馈电阻Rf反馈到运放的反相输入端，构成电压并联负反馈放大电路。R ￠为平衡电阻应满足R ￠= R1//Rf。 利用虚短和虚断的概念进行分析，vI=0，vN=0，iI=0，则
即 ∴ 该电路实现反相比例运算。 反相放大电路有如下特点 1．运放两个输入端电压相等并等于0，故没有共模输入信号，这样对运放的共模抑制比没有特殊要求。 2．vN= vP，而vP=0，反相端N没有真正接地，故称虚地点。 3．电路在深度负反馈条件下，电路的输入电阻为R1，输出电阻近似为零。 运算放大器减法电路原理： 图为运放减法电路 由e1输入的信号，放大倍数为R3/R1，并与输出端e0相位相反，所以
由e2输入的信号，放大倍数为 与输出端e0相位相，所以 当R1=R2=R3=R4时 e0=e2-e1 加法运算放大器电路： 加法运算放大器电路包含有反相加法电路和同相加法电路. 同相加法电路:由LF155组成。 三个输入信号同时加到运放同相端，其输入输出电压关系式：
反相加法电路：由运算放大器lm741组成。（lm741中文资料） 反相加法运算电路为若干个输入信号从集成运放的反相输入端引入，输出信号为它们反相按比例放大的代数和。 电压比较器： 图4(a)由运算放大器组成的差分放大器电路，输入电压VA经分压器R2、R3分压后接在同相端，VB通过输入电阻R1接在反相端，RF为反馈电阻，若不考虑输入失调电压，则其输出电压Vout与VA、VB及4个电阻的关系式为： Vout=(1+RF/R1)·R3/(R2+R3)VA-(RF/R1)VB。若R1=R2，R3=RF，则
工艺技术标准
工艺技术标准 工艺技术标准系指产品实现过程中，对原材料、半成品进行加工、装配和设备运行、维修的技术要求以及服务提供而制定的标准。 工艺技术标准是工艺技术的结晶，它是企业实行产品设计、保证产品质量、降低物质消耗的重要手段。因此，国内外企业都十分重视工艺技术标准的制定工作。 工艺技术标准主要有以下几种： (一)工艺通用标准 工艺通用标准系指一些使用面广、通用性强的工艺标准。其种类有以下几种： 1、工艺术语标准，有关行业特别是机械行业有一系列工艺术语标准，如GB 4863《机械制造工艺基本术语》等。 2、工艺符号、代号标准，如GB 324《焊缝符号表示方法》等。 3、工艺分类代码标准，如JB/T 9166《工艺文件的编号方法》等。 4、工艺文件格式标准，如JB/T 9165.2《工艺规程格式》等。 5、工艺余量标准，包括毛坯余量和工序余量，如GB/T 11350《铸铁件机械加工余量》等。 (二)工艺规程(作业指导书) 工艺规程系指产品或零件加工和工人操作的工艺文件。它可以是标准、标准的一部分或规范性技术文件，也可称作业指导书。工艺规程中的典型工艺规程、工艺守则、标准工艺规程是工艺标准。 1、机电行业企业的工艺规程包括专用工艺规程、通用工艺规程和标准工艺规程。 (1)专用工艺规程，针对某一种产品或零件所设计的工艺规程，主要包括有以下几种： a.工艺过程卡片，它是规定产品或零件在制造过程中的加工工序和工艺路线的文件。工艺过程卡一般注明工序名称、工序内容、设备、工装、加工车间、工段等，不需绘制工艺简图。小批量生产、工艺过程简单时，可以与产品图样配合直接指导工人操作。大批量生产、工艺过程复杂时，可作工序卡的汇总文件。 b.工艺卡片，按产品或零部件某一工艺阶段编制的一种工艺文件。以工序为单元，注明工序号、工序名称、工序内容、工艺参数、设备、工装等，有的工序需注明操作要求，大多数工序需绘制加工件简图。主要用于各种批量生产的产品。 c.工序卡片，是规定某一工序内容具体要求的工艺文件。除工艺导则已作出规定的内容外，一切与工序有关的工艺内容都集中在工序卡片上。工序卡片应绘制工序加工简图，规定安装、定位、夹紧、工步、工位、动作、工时及材料消耗定额、冷却润滑、切削参数、设备、工装、质量要求、检验方法等。 d.检验卡片，根据产品标准、产品图样、技术要求和工艺规程，对产品及其零部件的质量特性、检验内容、检验要求及手段作出规定的工艺文件。主要用于关键工序的检查。 e.工艺守则，某一专业工种所通用的一种基本操作规程。 工艺过程卡片、工艺卡片、工序卡片、检验卡片或工艺守则，可按JB/T 9165．2《工艺规程格式》和JB/T 9166《工艺文件编号方法》进行编制。 (2)通用工艺规程 针对工序或成组系列零件所设计的工艺规程，主要包括典型工艺规程和成组工艺规程。
运放设计原理及电路说明
运放设计原理及电路说明 一、集成电路及其特点集成电路是利用氧化，光刻，扩散，外延，蒸铝等集成工艺，把晶体管，电阻，导线等集中制作在一小块半导体（硅）基片上，构成一个完整的电路。按功能可分为模拟集成电路和数字集成电路两大类，其中集成电路运算放大器（线性集成电路，以下简称集成运放）是模拟集成电路中应用最广泛的，它实质上是一个高增益的直接耦合多级放大电路。集成电路的特点1．单个元件精度不高，受温度影响也大，但元器件的性能参数比较一致，对称性好。适合于组成差动电路。2．阻值太高或太低的电阻不易制造，在集成电路中管子用得多而电阻用得少。3．大电容和电感不易制造，多级放大电路都用直接耦合。 4. 在集成电路中，为了不使工艺复杂，尽量采用单一类型的管子，元件种类也要少所以，集成电路在形式上和分立元件电路相比有很大的差别和特点。常用二极管和三极管组成的恒流源和电流源代替大的集电极电阻和提供微小的偏量电流，二极管用三极管的发射结代替5．在集成电路中，NPN管都做成纵向管，β大；PNP管都做成横向管，β 小而PN结耐压高。NPN管和PNP管无法配对使用。对PNP管，β和 （β+1）差别大，IB往往不能忽略。 ?二、集成运放电路的组成及各部分的作用1．组成 ?2．作用如图所示，集成运放电路由四部分组成，输入级是一个双端输入的高性能差动放大电阻，要求其Ri高，Aod大，KCMR大，静态电流小，该 级的好坏直接影响集成运放的大多数性能参数，所以更新变化最多。中间级的作用是使集成运放具有较强的放大能力，故多采用复合管做放大管，以电流源做集电极负载。输出级要求具有线性范围宽，输出电阻小，非线性失真小等特点。偏置电路用于设置集成运放各级放大电路的静态工作点
数字钟的设计与制作
数字钟的设计与制作 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。 从有利于学习的角度考虑，这里主要介绍以中小规模集成电路和PLD器件设计数字钟的方法。 1 数字钟的基本组成及工作原理 1.1数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图1.1所示为数字钟的一般构成框图。
图1.1 数字钟的组成框图 ⑴晶体振荡器电路 晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。 ⑵分频器电路 分频器电路将32768Ｈz的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。 ⑶时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。 ⑷译码驱动电路 译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 ⑸数码管 数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为LED数码管。 １.２数字钟的工作原理 １）晶体振荡器电路 晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。 一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用TTL门电路构成；另一类是通过CMOS非门构成的电路，如图1.2所示，从图上可以看出其结构非常简单。该电路广泛使用于各种需要频率稳定及准确的数字电路，如数字钟、电子计算机、数字通信电路等。
CFG桩施工工艺流程和技术要求
CFG桩施工工艺流程和技术要求CFG桩施工采用长螺旋钻孔、管内泵压混合料的施工工艺 施工顺序为： 测放桩位→钻机就位→桩位和垂直度检查→钻机成孔→泵送混合料→成桩→桩间土开挖→截桩→余土外运→铺褥垫层。 CFG桩施工完成后采用人工结合小型机械清除桩间土。人工凿除保护桩头。 复合地基检测完成后施工褥垫层。 采用CFG桩的有5#楼和7#楼，其中5#楼采用柱锤冲扩碎石水泥土桩+CFG桩的综合处理方案，先行施工碎石桩，待碎石桩施工完毕后再行施工CFG桩。 1工前准备 a.、人员机械进场，按甲方的施工现场总体平面布置要求，接入水、电源点，同时选择桩机和高压输送砼泵的摆放位置，进行设备的安装、调试工作。 b、派出施工人员根据图纸要求进行轴线及桩位的测放工作。 c、施工设备安装调试完毕后，对技术工人进行技术交底，按设计要求及施工工艺参数进行打桩工作。 3 CFG桩剖面示意图
2 施工工艺 CFG桩施工工艺流程图 4 CFG桩技术要求 1.施工准备 ①正式进场前应对整套施工设备进行检查，保证设备状态良好，禁止带故障设备进场，进场前作好与CFG桩施工相关的水、电管线布置工作,保证进场后可立即投入施工。施工现场内道路应符合设备运输车辆的行驶要求，保证运输安全。 ②设备组装时应设立隔离区，专人指挥，严格按程序组装，非安装人员不得在组装区域内，以杜绝安全事故。 ③安排材料进场，按要求进行材料复检。
④开工前进行质量、安全技术交底，并填写《技术交底记录》表C2-1。 2.定位放线 总包提供建筑物定位轴线后，双方应共同进行核查，双方在《交接检查记录》表C5－4上签字确认。根据总包或业主单位提供的建筑物定位轴线，由专职测量人员按CFG桩平面图准确无误地将CFG桩桩位放样到现场。现场桩位放样采用插木制短棍加白灰点作为CFG桩桩位标识。 桩位放样允许误差：20mm。 桩位放样后经自检无误，填写《楼层平面放线记录》表C3－3和《施工测量放线报验表》表B2－2。 经总包单位、监理单位及设计人员共同检验桩位合格并签字，可进行下道工序。 （3）钻孔 桩位验收后,钻机就位并调整机身，应用钻机塔身的前后垂直标杆检查导杆，校正位置，使钻杆垂直对准桩位中心,以保证桩身垂直度偏差不得大于允许偏差。 开钻前，先将混凝土泵的料斗及管线用清水湿润（润滑管线，防止堵管），然后搅拌2m3水泥砂浆进行泵送，并将所有砂浆泵出管外。 封住钻头阀门，使钻杆向下移动至钻头触及地面时，开动钻机旋动钻头。一般应先慢后快，在成孔过程中如发现钻杆摇晃或难钻时，应停机或放慢进尺，遇到障碍物应停止钻进，分析原因，禁止强行钻进。 根据设计桩长，确定钻孔深度并在钻机塔身相应位置作醒目标注，作为施工时控制桩长的依据，当动力头底面到达标志时，桩长即满足设计要求。 钻杆下钻到预定深度,现场施工技术人员根据地质勘察报告以及实际钻孔出土观察分析,是否达到设计要求的土层。如遇特殊地质情况,应由CFG桩复合地基设计人员根据图纸与现场地质实际情况综合确定，并及时通知监理。在施工过程中，应及时、准确地填写《CFG桩施工记录》。 （4）泵送混合料 钻头到达设计标高后，钻杆停止钻动，开始泵送混合料，泵送量达到钻杆芯管一定高度后，方可提钻（禁止先提钻再泵料）。一边泵送混合料一边提钻,提钻速率控制必须与泵送量相匹配，保证钻头始终埋在CFG桩混合料液面以下，以
集成运放电路的设计
一设计目的 1.集成运算放大电路当外部接入不同的线性或非线性元器件组成输入和负反 馈电路时，可以灵活地实现各种特定的函数关系，在线性应用方面，可组成比例、加法、减法、积分、微分等模拟运算电路。 2.本课程设计通过Mulitisim编写程序几种运算放大电路仿真程序，通过输入 不同类型与幅度的波形信号，测量输出波形信号对电路进行验证，并利用Protel软件对实现对积累运算放大电路的设计，并最终实现PCB版图形式。二设计工具：计算机，Mulitisim，Protel软件 三设计任务及步骤要求 1)通过Mulitisim编写程序运算放大电路仿真程序，通过输入不同类型与 幅度的波形信号，测量输出波形信号对电路进行验证。输入电压波形可以任意选取，并且可对输入波形的运算进行实时显示，并进行比较； 2)对设计完成的运算放大电路功能验证无误后，通过Protel软件对首先对电 路进行原理图SCH设计，要求：所有运算放大电路在一张原理图上； 输入输出信号需预留接口； 3)设计完成原理图SCH后，利用Protel软件设计完成印制板图PCB，要求：至 少为双层PCB板； 四设计内容 1集成运算放大器放大电路概述
集成电路是一种将“管”和“路”紧密结合的器件，它以半导体单晶硅为芯片，采用专门的制造工艺，把晶体管、场效应管、二极管、电阻和电容等元件及它们之间的连线所组成的完整电路制作在一起，使之具有特定的功能。集成放大电路最初多用于各种模拟信号的运算（如比例、求和、求差、积分、微分……）上，故被称为运算放大电路，简称集成运放。集成运放广泛用于模拟信号的处理和产生电路之中，因其高性价能地价位，在大多数情况下，已经取代了分立元件放大电路。 2集成运放芯片的选取和介绍 由于LM324具有电源电压范围宽，静态功耗小，可单电源使用，价格低廉等优点，而本次电子设计实验对精度要求不是非常高,LM324完全满足要求,因此我们这里选用LM 324作为运放元件 LM324是四运放集成电路,它采用14脚双列直插塑料封装，外形如图。它的内部包含四组形式完全相同的运算放大器，除电源共用外，四组运放相互独立。每一组运算放大器可如图所示的符号来表示，它有5个引出脚，其中“+”、“-”为两个信号输入端，“V+”、“V-”为正、负电源端，“Vo”为输出端。两个信号输入端中，Vi-（-）为反相输入端，表示运放输出端Vo的信号与该输入端的位相反；Vi+（+）为同相输入端，表示运放输出端Vo的信号与该输入端的相位相同。LM324的引脚排列见图。 3运放电路基本原理及其Mulitisim仿真 3.1．同相比例运放电路
数字钟综合设计与制作
《数字系统与逻辑设计实验》实验报告题目数字钟电路设计与PCB图设计 学院：信息工程学院系电子信息工程 专业： 班级： 学号： 学生姓名： 指导教师：
递交日期：
南昌大学实验报告 学生姓名：学号：专业班级： 实验类型：□验证□综合■设计□创新实验日期：2018/1/6 实验成绩：“数字钟电路设计与PCB图设计”实验报告 一、实验目的： 1、综合应用数字电路知识； 2、学习使用protel进行电子电路的原理图设计、印制电路板设计； 3、了解电路板制作、安装、调试技能。 二、实验任务及要求： 任务：设计一个12小时或24小时制的数字钟，显示时、分、秒，有校时功能，可以分别对时及分进行单独校时，使其校正到准确时间。 要求：画出电路原理图，元器件及参数选择，PCB文件生成、3D实物图等。 三、实验原理及电路设计： 1、设计方案与模块框图 利用NE555构成自激多谐振荡器，输出一个频率为1024Hz的脉冲信号。因为数字钟需要的是1Hz的信号，所以需要进行分频处理。这里采用了1024分频，利用三片74LS161分别进行8分频、8分频和16分频，最终得到1Hz的脉冲信号。60秒为1分钟，所以需要一个60进制的计数器。这里还是使用74LS161，通过同步置数进行循环，秒计数每满60向分计数进1，然后自身清零。60分钟为1小时，所以分计数采用的方法和秒计数一样。当分计数和秒计数同时进位时，扬声器发声，即为整点报时。12小时制采用12进制计数器，24小时制采用24进制计数器，两种时制的切换可以通过单刀双掷开关完成。我们在秒进位和分进位处人为地产生一个上升沿，可以完成一次进位，达到校时的目的。时分秒的通过共阴极七段数码管来显示，数码管需要74LS48进行译码。
保健食品生产工艺研究报告及其技术要求
保健食品生产工艺研究及其技术要求 生产工艺是保健食品产品研制的一个重要环节，保健食品工艺研究应以国家保健食品注册管理办法为指导，对产品配方的配伍关系、保健功能、功效成分等进行分析，并应用现代科学技术及生产方法进行剂型选择、工艺路线设计、工艺技术条件筛选与中试生产等系列研究，使生产工艺做到科学、合理、先进、可行，同时还需按保健食品注册申报资料的规定与要求进行研究资料的整理与总结，使申报资料做到规范和完整，使产品达到安全、有效、可控和稳定。 关于生产工艺研究资料和技术要求，归纳起来，分两部分进行论述。 第一部分研发报告中有关生产工艺的技术要求在研发报告中涉及生产工艺的有以下三项内容： 一、剂型选择 剂型是将原辅料加工制成适于食用的形式。保健食品剂型的选择应根据配方 原料化学成分的性质，保健功能与适用人群的需要以及生产的实际条件综合考虑。由于保健食品具有食品的属性，故原则上应选择通过胃肠道吸收的口服剂型，非口服剂型不宜做为保健食品剂型。有些原料为难溶性或者某些成分的溶液状态不稳定，则应选择固体剂型；若水溶性好的原料或成分，可选择液体剂型，如口服液、饮料、糖浆剂型等；但是在水中不稳定，如含有易水解、易聚合、易氧化等成分的保健食品，不宜选择口服液等液体剂型。儿童应用的保健食品应注意选择色香味俱佳的剂型。 此外，还应根据生产厂家的技术水平和生产条件选择剂型。剂型不同，采用的工艺路线、生产技术、生产环境、设备及工人素质等都有不同的要求，应尽量选用既能充分发挥保健功能，又能充分利用原有设备，适于工业化生产、工艺简便、成本较低、方便食用、便于携带、运输、储存的剂型。目前保健食品常用剂型有茶剂、颗粒剂、粉<散）剂、胶囊<硬）、软胶囊剂、片剂、糖粒、口服液剂、保健饮料和酒剂等。
单电源运放电路图集
单电源运放图集 前言 前段时间去福州出差，看到TI的《A Single-Supply Op-Amp Circuit Collection》这篇文章，觉得不错，就把它翻译了过来，希望能对大家有点用处。这篇文章没有介绍过多的理论知识，想要深究的话还得找其他的文章，比如象这里提到过的《Op Amps for Everyone》。我的E文不好，在这里要感谢《金山词霸》。 ^_^ 水平有限（不是客气，呵呵），如果你发现什么问题请一定指出，先谢谢大家了。 E－mail：wz_carbon@https://www.wendangku.net/doc/7516912909.html, 王桢 10月29日
介绍 我们经常看到很多非常经典的运算放大器应用图集，但是他们都建立在双电源的基础上，很多时候，电路的设计者必须用单电源供电，但是他们不知道该如何将双电源的电路转换成单电源电路。 在设计单电源电路时需要比双电源电路更加小心，设计者必须要完全理解这篇文章中所述的内容。 1． 1电源供电和单电源供电 所有的运算放大器都有两个电源引脚，一般在资料中，它们的标识是VCC＋和VCC －，但是有些时候它们的标识是VCC＋和GND。这是因为有些数据手册的作者企图将这种标识的差异作为单电源运放和双电源运放的区别。但是，这并不是说他们就一定要那样使用――他们可能可以工作在其他的电压下。在运放不是按默认电压供电的时候，需要参考运放的数据手册，特别是绝对最大供电电压和电压摆动说明。 绝大多数的模拟电路设计者都知道怎么在双电源电压的条件下使用运算放大器，比如图一左边的那个电路，一个双电源是由一个正电源和一个相等电压的负电源组成。一般是正负15V，正负12V和正负5V也是经常使用的。输入电压和输出电压都是参考地给出的，还包括正负电压的摆动幅度极限V om以及最大输出摆幅。 单电源供电的电路（图一中右）运放的电源脚连接到正电源和地。正电源引脚接到VCC＋，地或者VCC－引脚连接到GND。将正电压分成一半后的电压作为虚地接到运放的输入引脚上，这时运放的输出电压也是该虚地电压，运放的输出电压以虚地为中心，摆幅在V om之内。有一些新的运放有两个不同的最高输出电压和最低输出电压。这种运放的数据手册中会特别分别指明V oh和V ol。需要特别注意的是有不少的设计者会很随意的用虚地来参考输入电压和输出电压，但在大部分应用中，输入和输出是参考电源地的，所以设计者必须在输入和输出的地方加入隔直电容，用来隔离虚地和地之间的直流电压。（参见1.3节） 图一 通常单电源供电的电压一般是5V，这时运放的输出电压摆幅会更低。另外现在运放的供电电压也可以是3V也或者会更低。出于这个原因在单电源供电的电路中使用的运放基本上都是Rail－To－Rail的运放，这样就消除了丢失的动态范围。需要特别指出的是输入和输出不一定都能够承受Rail－To－Rail的电压。虽然器件被指明是Rail－To －Rail的，如果运放的输出或者输入不支持Rail－To－Rail，接近输入或者接近输出电压极限的电压可能会使运放的功能退化，所以需要仔细的参考数据手册是否输入和输出是否都是Rail－To－Rail。这样才能保证系统的功能不会退化，这是设计者的义务。1. 2虚地
二级运算放大电路版图设计
1前言1 2二级运算放大器电路 1 2.1电路结构 1 2.2设计指标 2 3 Cadence仿真软件 3 3.1 schematic原理图绘制 3 3.2 生成测试电路 3 3.3 电路的仿真与分析 4 3.1.1直流仿真 4 3.1.2交流仿真 4 3.4 版图绘制 5 3.4.1差分对版图设计 6 3.4.2电流源版图设计 7 3.4.3负载MOS管版图设计 7 3.5 DRC & LVS版图验证 8 3.5.1 DRC验证 8 3.5.2 LVS验证 8 4结论 9 5参考文献 9
本文利用cadence软件简述了二级运算放大器的电路仿真和版图设计。以传统的二级运算放大器为例，在ADE电路仿真中实现0.16umCMOS工艺，输入直流电源为5v，直流电流源范围27~50uA,根据电路知识，设置各个MOS管合适的宽长比，调节弥勒电容的大小，进入stectre仿真使运放增益达到40db，截止带宽达到80MHz和相位裕度至少为60。。版图设计要求DRC验证0错误，LVS验证使电路图与提取的版图相匹配，观看输出报告，要求验证比对结果一一对应。 关键词：cadence仿真，设计指标，版图验证。 Abstract In this paper, the circuit simulation and layout design of two stage operational amplifier are briefly described by using cadence software. In the traditional two stage operational amplifier as an example, the realization of 0.16umCMOS technology in ADE circuit simulation, the input DC power supply 5V DC current source 27~50uA, according to the circuit knowledge, set up each MOS tube suitable ratio of width and length, the size of the capacitor into the regulation of Maitreya, the simulation of stectre amplifier gain reaches 40dB, the cut-off bandwidth reaches 80MHz and the phase margin of at least 60.. The layout design requires DRC to verify 0 errors, and LVS validation makes the circuit map matching the extracted layout, viewing the output report, and requiring verification to verify the comparison results one by one. Key words: cadence simulation, design index, layout verification.
PVC胶地板施工工艺流程和技术要求
P V C胶地板施工工艺流 程和技术要求 Company number：【0089WT-8898YT-W8CCB-BUUT-202108】
1、地坪检测 1）、使用温度湿度计检测温度湿度，室内温度以及地表温度以15℃为宜，不应在5℃以下及30℃以上施工。宜于施工相对湿度应界于20%-75%之间。 2）、使用含水率测试仪检测基层的含水率，基层的含水率应小于3%。 3）、基层的强度不应低于混凝土强度C-20的要求，否则应采用适合的自流平来加强强度。 4）、用硬度测试仪检测结果应是基层的表面硬度不低于兆帕。 5）、对于PVC地板材料的施工，基层的不平整应在2米直尺范围内高低落差小于2mm,否则应采用适合的自流平进行找平。 2、地坪预处理 1）、采用1000瓦以上的地坪打磨机配适当的磨片对地坪进行整体打磨，除去油漆、胶水等残留物凸起和疏松的地块，有空鼓的地块也必须去除。 2）、用小于2000瓦的工业吸尘器对地坪进行吸尘清洁。 3）、对于地坪上的裂缝，可采用不锈钢加强筋以及聚氨脂防水型粘合表面铺石英砂进行修补。 3、自流平施工-打底 1）、吸收性的基层如混凝土、水泥砂浆找平层应先使用多用途界面处理剂按1：1比例兑水稀释后进行封闭打底。 2）、非吸收性的基层如瓷砖、水磨石、大理石等，建议使用密实型界面处理剂进行打底。
3）、如基层含水率过高（＞3%）又需马上施工，可以使用环氧界面处理，但前提是基层含水率不应大于8%。 4）、界面处理剂施工应均匀，无明显积液。待界面处理剂表面风干后，可进行下一步自流平施工。 4、自流平施工-搅拌 1）、将一包自流平按照规定的水灰比例入盛有清水的搅拌桶中，边倾倒边搅拌。 2）、为确保自流平搅拌均匀，须使用大功率、低转速的电钻配专用搅拌器进行搅拌。 3）、搅拌至无结块的均匀浆液，将其静置熟化约3分钟，再短暂搅拌一次。 4）、加水量应严格按照水灰比（请参照相应自流平说明书）。水量过少会影响流动性，过多则会降低固化后的强度。 5、自流平施工-铺设 1）、将搅拌好的自流平浆倾倒在施工的地坪上，它将自行流动并找平地面，如果厚度≤毫米，则需借助专用的齿刮板加批刮。 2）、随后应让施工人员穿上专用的钉鞋，进入施工地面，用专用的自流平平放气流筒在自流平表面轻轻滚动，将搅拌中混入的空气放出，避免气泡麻面及接口高差。 3）、施工完毕后请立即封闭现场，5小时内禁止行走，10小时内避免重物撞击。24小时后可进行PVC地板的铺设。 4）、冬季施工，地板的铺设应在自流平施工48小时后进行。
运算放大器应用电路的设计与制作
运算放大器应用电路的设计与制作 运算放大器 1.原理 运算放大器是目前应用最广泛的一种器件,当外部接入不同的线性或非线性元器件组成输入和负反馈电路时，可以灵活地实现各种特定的函数关系。在线性应用方面，可组成比例、加法、减法、积分、微分、对数等模拟运算电路。 运算放大器一般由4个部分组成，偏置电路，输入级，中间级，输出级。 图1运算放大器的特性曲线 图2运算放大器输入输出端图示 图1是运算放大器的特性曲线，一般用到的只是曲线中的线性部分。如图2所示。U -对应的端子为“-”，当输入U -单独加于该端子时，输出电压与输入电压U -反相，故称它为反相输入端。U +对应的端子为“＋”，当输入U +单独由该端加入时，输出电压与U +同相，故称它为同相输入端。 输出：U 0= A(U +-U -) ； A 称为运算放大器的开环增益（开环电压放大倍数）。 在实际运用经常将运放理想化，这是由于一般说来，运放的输入电阻很大，开环增益也很大，输出电阻很小，可以将之视为理想化的，这样就能得到:开环电压增益A ud =∞；输入阻抗r i =∞；输出阻抗r o =0；带宽f BW =∞；失调与漂移均为零等理想化参数。 理想运放在线性应用时的两个重要特性 输出电压U O 与输入电压之间满足关系式：U O ＝A ud （U +－U －）,由于A ud =∞，而U O 为有限值，因此，U +－U －≈0。即U +≈U －，称为“虚短”。 由于r i =∞，故流进运放两个输入端的电流可视为零，即I IB ＝0，称为“虚断”,这说明运放对其前级吸取电流极小。
上述两个特性是分析理想运放应用电路的基本原则，可简化运放电路的计算。 运算放大器的应用 (1)比例电路 所谓的比例电路就是将输入信号按比例放大的电路，比例电路又分为反向比例电路、同相比例电路、差动比例电路。 (a) 反向比例电路 反向比例电路如图3所示，输入信号加入反相输入端: 图3反向比例电路电路图 对于理想运放，该电路的输出电压与输入电压之间的关系为： 为了减小输入级偏置电流引起的运算误差，在同相输入端应接入平衡电阻 R ’＝R 1 // R F 。 输出电压U 0与输入电压U i 称比例关系，方向相反，改变比例系数，即改变两个电阻的阻值就可以改变输出电压的值。反向比例电路对于输入信号的负载能力有一定的要求。 (b) 同向比例电路 同向比例电路如图4所示，跟反向比例电路本质上差不多，除了同向接地的一段是反向输入端: 图4 同相比例电路电路图 i 1 f O U R R U -=
PVC胶地板施工工艺流程和技术要求
1、地坪检测 1）、使用温度湿度计检测温度湿度，室内温度以及地表温度以15℃为宜，不应在5℃以下及30℃以上施工。宜于施工相对湿度应界于20%-75%之间。 2）、使用含水率测试仪检测基层的含水率，基层的含水率应小于3%。 3）、基层的强度不应低于混凝土强度C-20的要求，否则应采用适合的自流平来加强强度。 4）、用硬度测试仪检测结果应是基层的表面硬度不低于1.2兆帕。 5）、对于PVC地板材料的施工，基层的不平整应在2米直尺范围内高低落差小于2mm,否则应采用适合的自流平进行找平。 2、地坪预处理 1）、采用1000瓦以上的地坪打磨机配适当的磨片对地坪进行整体打磨，除去油漆、胶水等残留物凸起和疏松的地块，有空鼓的地块也必须去除。 2）、用小于2000瓦的工业吸尘器对地坪进行吸尘清洁。 3）、对于地坪上的裂缝，可采用不锈钢加强筋以及聚氨脂防水型粘合表面铺石英砂进行修补。 3、自流平施工-打底 1）、吸收性的基层如混凝土、水泥砂浆找平层应先使用多用途界面处理剂按1：1比例兑水稀释后进行封闭打底。 2）、非吸收性的基层如瓷砖、水磨石、大理石等，建议使用密实型界面处理剂进行打底。 3）、如基层含水率过高（＞3%）又需马上施工，可以使用环氧界面处理，
但前提是基层含水率不应大于8%。 4）、界面处理剂施工应均匀，无明显积液。待界面处理剂表面风干后，可进行下一步自流平施工。 4、自流平施工-搅拌 1）、将一包自流平按照规定的水灰比例入盛有清水的搅拌桶中，边倾倒边搅拌。 2）、为确保自流平搅拌均匀，须使用大功率、低转速的电钻配专用搅拌器进行搅拌。 3）、搅拌至无结块的均匀浆液，将其静置熟化约3分钟，再短暂搅拌一次。 4）、加水量应严格按照水灰比（请参照相应自流平说明书）。水量过少会影响流动性，过多则会降低固化后的强度。 5、自流平施工-铺设 1）、将搅拌好的自流平浆倾倒在施工的地坪上，它将自行流动并找平地面，如果厚度≤毫米，则需借助专用的齿刮板加批刮。 2）、随后应让施工人员穿上专用的钉鞋，进入施工地面，用专用的自流平平放气流筒在自流平表面轻轻滚动，将搅拌中混入的空气放出，避免气泡麻面及接口高差。 3）、施工完毕后请立即封闭现场，5小时内禁止行走，10小时内避免重物撞击。24小时后可进行PVC地板的铺设。 4）、冬季施工，地板的铺设应在自流平施工48小时后进行。 5）、如需对自流平进行精磨抛光，宜在自流平施工12小时后进行。
运算放大器应用电路的设计与制作(1)
运算放大器应用电路的设计与制作 (一） 运算放大器 1.原理 运算放大器是目前应用最广泛的一种器件,当外部接入不同的线性或非线性元器件组成输入和负反馈电路时，可以灵活地实现各种特定的函数关系。在线性应用方面，可组成比例、加法、减法、积分、微分、对数等模拟运算电路。 运算放大器一般由4个部分组成，偏置电路，输入级，中间级，输出级。 图1运算放大器的特性曲线 图2运算放大器输入输出端图示 图1是运算放大器的特性曲线，一般用到的只是曲线中的线性部分。如图2所示。U -对应的端子为“-”，当输入U -单独加于该端子时，输出电压与输入电压U -反相，故称它为反相输入端。U +对应的端子为“＋”，当输入U +单独由该端加入时，输出电压与U +同相，故称它为同相输入端。 输出：U 0= A(U +-U -) ； A 称为运算放大器的开环增益（开环电压放大倍数）。 在实际运用经常将运放理想化，这是由于一般说来，运放的输入电阻很大，开环增益也很大，输出电阻很小，可以将之视为理想化的，这样就能得到:开环电压增益A ud =∞；输入阻抗r i =∞；输出阻抗r o =0；带宽f BW =∞；失调与漂移均为零等理想化参数。 2.理想运放在线性应用时的两个重要特性 输出电压U O 与输入电压之间满足关系式：U O ＝A ud （U +－U －）,由于A ud =∞，而U O 为有限值，因此，U +－U －≈0。即U +≈U －，称为“虚短”。
由于r i =∞，故流进运放两个输入端的电流可视为零，即I IB ＝0，称为“虚断”,这说明运放对其前级吸取电流极小。 上述两个特性是分析理想运放应用电路的基本原则，可简化运放电路的计算。 3. 运算放大器的应用 (1)比例电路 所谓的比例电路就是将输入信号按比例放大的电路，比例电路又分为反向比例电路、同相比例电路、差动比例电路。 (a) 反向比例电路 反向比例电路如图3所示，输入信号加入反相输入端: 图3反向比例电路电路图 对于理想运放，该电路的输出电压与输入电压之间的关系为： 为了减小输入级偏置电流引起的运算误差，在同相输入端应接入平衡电阻 R ’＝R 1 // R F 。 输出电压U 0与输入电压U i 称比例关系，方向相反，改变比例系数，即改变两个电阻的阻值就可以改变输出电压的值。反向比例电路对于输入信号的负载能力有一定的要求。 (b) 同向比例电路 同向比例电路如图4所示，跟反向比例电路本质上差不多，除了同向接地的一段是反向输入端: i 1 f O U R R U - =
数字钟的制作和设计
多功能数字钟电路的设计与制作 摘要：电子数字钟的应用十分广泛，通过计时精度很高的石英晶振（也可采用卫星传递的时钟标准信号），采用相应进制的计数器，转化为二进制数，经过译码和显示电路准确地将时间“时”“分”“秒”用数字的方式显示出来。与传统的机械钟相比，它具有走时准确，显示直观，无机械传动，无需人的经常调整等优点。它广泛用于电子表、车站、码头、广场等公共场所的大型远距离时间显示电子钟。 【关键词】： 电子钟 秒脉冲 分频器 计数器 译码 驱动 振荡器 整点报时 调试 制作 电子数字钟的应用十分广泛，通过计时精度很高的石英晶振（也可采用卫星传递的时钟标准信号），采用相应进制的计数器，转化为二进制数，经过译码和显示电路准确地将时间“时”“分”“秒”用数字的方式显示出来。与传统的机械钟相比，它具有走时准确，显示直观，无机械传动，无需人经常调整等优点。它广泛用于电子表、车站、码头、广场等公共场所的大型远距离时间显示电子钟。 一．数字钟电路设计思路 图1是数字钟的原理框图 图1 原理框图 时 时计数器 二十四进制 分计数器 六十进制 秒计数器 六十进制 报 时 电 路 较 时 电 路 秒脉冲 发生器 分 秒
二：各单元电路的设计方法 1: 秒信号发生电路 这是数字钟的关键电路，它直接影响到数字钟的走时准确。根据计时的精度确定石英晶振的频率，一般采用32768H Z 的石英晶体振荡器通过15次的分频（15级二分频，因215=32768）来获得秒脉冲的信号，作为计时的基本单位。石英晶振的误差很小，一般可达10-9数量级。如果需要更高精度的可以选用更高的晶体振荡器。经过更多级的分频，可得到更加精确的秒信号，一年中的误差不超过一秒。我们选用CD4060作为秒脉冲发生电路的主要器件，它是14级的二进制计数器/分频器/振荡器。如图2所示，C1，C2，晶振，R4，CD4060等器件构成32768H Z 振荡器。CD4060的9脚10脚11脚内含两个非门电路，16脚为电源，8脚接地，1脚输出12分频信号，2脚输出13分频信号，3脚输出14分频信号，图中的R4是反馈电阻，可使内部的非门电阻工作在线性放大区，C2是微调电容，可改变振荡频率，以保证精确度。12脚为复位功能，当为高电平1时，Q1～Q14输出为0，R 为低电平0时，内部计数器对9脚的脉冲进行计数且右脉冲的下降沿进行翻转。从3脚输出的为32768的第14级二分频，即为2H Z ，经74LS74（D 触发器）再作二分频，从而得到秒脉冲（1H Z 信号）。 为止， 图2 秒信号发生电路 Q 晶振 32768H Z C1 +V DD +5V C2 3-20P R4 +5V 16 15 14 13 12 11 10 9 Q 10 Q 8 Q 9 R CP 1 CP 0 CP 0 Q 12 Q 13 Q 14 Q 6 Q 5 Q 7 Q 4 V SS 1 2 3 4 5 6 7 8 74LS74 1C 1/4 5 1D 6 7 Q 1H Z 74LS74