基于数字集成芯片的交通灯电路设计
基于数字集成芯片的交通灯电路设计
1 前言
随着我国国民经济的发展，人民生活水平日益提高，越来越多的汽车进入寻常老百姓家，这就造成道路拥挤，尽管政府想办法拓宽道理，但还是跟不上发展的脚步，诸如北京、上海、南京等大中城市均出现道路交通超负荷运行情况。因此，自80年代后期，很多城市纷纷扩建城市道路，在道路建设完成初期，它们也曾有效地改善了交通状况。然而，随着交通量的快速增长和缺乏对道路的系统研究和控制，扩建道路并没有充分发挥出预期的作用。而城市道路多十字路口、多交叉的特点，也决定了城市道路的交通状况必然受这种路况的制约。所以，如何采用合适的控制方法，最大限度利用好耗费巨资修建的多车道城市道路，缓解城区的交通拥堵状况，越来越成为交通运输管理和城市规划部门亟待解决的主要问题。在这种情况下，道路交通信号灯开始发挥了越来越重要的作用，并已成为交管部门管理交通的重要工具之一。城市交通控制系统是用于城市交通数据监测、交通信号灯控制与交通疏导的计算机综合管理系统，它是现代城市交通监控指挥系统中最重要的组成部分。
由于现代社会模拟电子技术基础和数字电子技术基础的高速发展，因而由这种技术制造出来的产品也越来越先进，交通信号灯控制电路就是其中之一。
交通信号灯控制电路的应用十分广泛，通过各种组合逻辑电路的组合和秒脉冲的激励，可以很清晰地将信号灯的亮灭情况反映出来，便于人们的观察，以及解决交通问题。它具有亮灭准时精确，显示直观，无机械传动，无需人的经常调整等优点。它广泛用于大中小各个城市中人口聚集的地方。
交通信号灯控制电路的设计涉及到模拟电子技术与数字电子技术。其中，绝大部分是数字电路部分：逻辑门电路、计数器，触发器，555定时器等的基本原理。交通信号灯控制电路的设计与制作不仅加深了对数字电路的了解，而且由于交通信号灯控制电路包括组合逻辑电路和时序电路，进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法，为数字电路的制作提供思路。
本系统采用小规模集成电路构成交通信号灯控制电路的硬件电路，由555定时器构成的多谐振荡器作为秒脉冲产生电路，经过JK触发器，驱动对应发光二极管工作，来控制组合逻辑电路实现其逻辑功能。最后用电路仿真软件绘制出交通信号灯控制电路的完整电路图。对数字电路的学习起到了良好的辅助作用。
自从交通灯诞生以来，其内部的电路控制系统就不断的被改进，设计方法也开始多种多样，从而使交通灯显得更加智能化。尤其是近几年来，随着电子与计算机技术的飞速发展，电子电路分析和设计方法有了很大的改进，电子设计自动化也已经成为现代电子系统中不可缺少的工具和手段。
交通灯电路总功能框图如图2-1所示，其工作过程是：接通电源时，555定时器在电阻电容共同组合下形成多弦振荡器，产生1HZ的时基信号，然后将信号传给74LS190。74LS190和74LS191共同组合形成倒计时组合，为整个电路提供系统时间控制。然后驱动数码管显示倒计时时间，同时在逻辑电路的配合下驱动对应的数码管工作。实现模拟交通红绿灯工作。
图2-1 交通灯总体功能框图
在本电路设计中用到1个74LS190计时芯片、1个74LS191计时芯片、JK触发器、555芯片、门电路和若干按钮开关等元件。
3.1 计时芯片74LS190、74LS191
计时芯片的引脚图如图3-1、图3-2和图3-3所示：
图3-1 74LS190引脚图
图3-2 74LS190引脚图
图3-3 74LS191引脚图3.2二进制的BCD码译码管74LS48
二进制的BCD码译码管74LS48引脚图如图3-4：
图3-4 74LS48引脚图内部逻辑图如图3-5所示：
图3-5 74LS48内部逻辑图功能表如表3-6所示：
表3-6 74LS48功能表
3.3 2输入端4与门74LS08
2输入端4与门74LS08引脚图如图3-7：
图3-7 74LS08引脚图
3.4 七段共阴数码显示器
七段数码显示器L对应的译码表如表3-8所示：
表3-8 七段数码显示器译码表
3.5 555定时器
555的8脚是集成电路工作电压输入端，电压为5～18V，以VCC表示；从分压器上看出，上比较器A1的５脚接在R1和R2之间，所以5脚的电压固定在2VCC/3上；下比较器A2接在R2与R3之间，A2的同相输入端电位被固定在VCC/3上。555定时器内部架构图如图3.9。
图3.9 555定时器内部架构图
3．6 74HC04非门芯片
该74HC/HCT04是高速的硅栅CMOS器件并兼容低功耗肖特基的TTL （ LSTTL ）非门（逆变器）。
3.7 74LS73
74LS73是一款双JK触发器，自带清除功能，可以实现负触发。其芯片引脚图如图3.10.
图3.10 74ls73引脚图
其功能图如图3.11.
图3.11 74LS73功能表其逻辑功能图如图3.12.
图3.12 74LS73逻辑功能图
4功能块电路设计
4.1 交通灯电路设计
交通红绿灯电路主要实现三个功能，一是红绿灯正常的切换，二是黄灯闪烁，三是在紧急情况，一键实现东西南北方向都是红灯。
图4-1 交通灯东西方向正常通行
图4-2 东西方向提示信号灯变化
该电路的工作过程：当系统在正常的倒计时时，无论南北或者东西方向，一边始终显示一种颜色的灯，而且南北和东西方向的灯刚刚是相反的。当显示绿色灯的那个方向，在倒计时还剩下5s 的时候，黄灯开始闪烁，提示这边的信号灯即将由绿灯变成红色，请行车注意安全。 4.2 倒计时电路设计
东西南北方向通行时间默认为30 S ，通过预置时间电路对计数器进行预置，此处选用十进制同步加／减计数器74LS190进行设计，计数器的时钟脉冲CPD 由秒脉冲电路产生的CP 脉冲提供。
74LS190的真值表如图4-3所示。
表4-3 74LS190的真值表
此处用减计数，故D CP 接触发脉冲，u CP 接高电平，低位芯片的借位信号
CP进行级联。低位芯片的D、C、B、A端均端接到高位芯片的减计数触发端D
接低电位，高位芯片的D、C、B、A分别接为0011以进行置数为30.定时电路的电路图如图4-4所示。
图4-4 倒计时电路图
4.3 时序控制电路设计
时序控制电路是交通信号灯的关键，本电路的设计关系到整个电路是否能正常运行，以及信号灯是否稳定工作。所以在设计本电路时，要考虑各种因素。本电路主要由以下几方面内容：1、红绿灯之间的切换；2、黄灯闪烁控制；3、倒计时电路驱动等。具体时序电路如图4-5.
图4-5 时序控制电路图
4.4 555定时器电路
555定时器是一种多用途的数字-模拟混合集成电路，利用它能构成施密特触发器、单稳态触发器和多谐触发器。本次试验我们将用555定时器加上一定的电容和电阻连接成多谐振荡器作为时钟信号。具体电路图如图4.6。
图4.6 555定时器电路
图4.7 555定时器示波器监控图
5抢答器整体电路图
本次设计的交通灯整体电路图如图5-1所示：
图5-1 交通灯整体电路
6 PCB板子绘制
采用PROTEL软件进行设计，PROTEL是Altium公司在80年代末推出的EDA软件，在电子行业的CAD软件中，它当之无愧地排在众多EDA软件的前面，是电子设计者的首选软件，它较早就在国内开始使用，在国内的普及率也最高，有些高校的电子专业还专门开设了课程来学习它，几乎所有的电子公司都要用到它，许多大公司在招聘电子设计人才时在其条件栏上常会写着要求会使用PROTEL。绘制好的PCB版图如图6-1.
图6-1 交通灯PCB版图
7 毕业设计心得体会
在整个设计过程中，尽管自己查阅了大量的资料，原本也以为自己对于该设计已经很熟悉，完成本设计的软件和硬件部分完全没有问题的。但是在实际的制作过程中发现自己不论在硬件方面还是在软件方面都存在着很大的问题。而且还有好几个问题都是因为自己的粗心造成的，这个对于一个研发设计者来说是很不应该的。同时我也发现在设计该实物的时候，个人认为团队精神很重要，充分发挥人的主观能动性，自主学习，学到了许多没学到的知识，完成了交通灯的设计，达到了预期的目的。感触比较深的就是一个人的力量往往是有限的，但是团队的力量是无穷的，感谢在设计过程中帮助过我的人。在最初的设计中，发挥“三个臭皮匠，顶个诸葛亮”的作用，相互学习、相互讨论、研究，完成了最初的设想。尽管都是全程的设计都是我一个人在做的，但是和实验室的朋友一起探讨帮我解决了不少问题。在电路焊接时虽然没什么大的问题，但从中也知道了焊接在整个作品中的重要性，电路工程量大，不能心急，一个个慢慢来不能急于求成，反而达到事半功倍的效果。对电路的设计、布局要先有一个好的构思，才显得电路板美观、大方。在设计Multisim 软件时，不能急躁，要静下心来思考，理清思路，终于完成本设计。在此次设计中，知道了做凡事要有一颗平常的心，不要想着走捷径，一步一脚印。也练就了我们的耐心，做什么事都在有耐心。此次设计中学到了很多很多东西，这是最重要的。总而言之，如此大的工程系统而且是一个人研究的，对于今后的就业也有了很多的帮助。最令人兴奋的是，原来编程的随心所欲经过此次的无数次碰壁后，改成了现在的规规矩矩。可以说，一个多月的设计操作，学习到的东西真不少。
8器件清单及仪器相关参数
器件清单如表8-1所示：
表8－1器件清单表
8 参考文献
[1] 谢自美主编电子线路设计（第二版）武汉：华中科技大学出版社，2000年
[2] 张庆双主编实用电子电路200例北京：机械工业出版社，2005年
[3] 杨素行主编模拟电子技术基础简明教程北京：高等教育出版社，1998年
[4] 刘修文主编图解电子技术要诀上海：中国电力出版社，2005年
[5] 高吉祥主编电子技术基础实验与课程设计电子工业出版社，2002年
[6] 阎石，《数字电子技术基础》，[M]高等教育出版社，2006
[7] 付家才，《电子工程实践基础》，[M]化学工业出版社，2004
[8] 刘修文，《实用电子电路设计制作300例》，[M]中国电力出版社，2005
[9] 欧阳星明，《数字系统逻辑设计》，[M]电子工业出版社2004
[10] 彭介华，《电子技术课程设计指导》，[M]高等教育出版社，1997
[11] 梁宗善，《电子技术基础课程设计》，[M]华中理工大学出版社，1995
数字集成电路设计_笔记归纳..
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
集成电路设计基础复习
1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案：
用集成电路设计数字模拟电路芯片
设计目的： 1.掌握CMOS反相器和两级CMOS运算放大器的电路图基本原理。 2.熟练掌握并运用tanner作图软件。 3. 基本能根据仿真图对电路进行基本分析 一．CMOS反相器 1.工作原理 1）.基本电路结构 2）.开启电压|UTP|=UTN，且小于VDD。当uI= UIL=0V时，VTN截止，VTP导通， uO = UOH≈VDD当uI =UIH = VDD ，VTN导 通，VTP截止，uO =UOL≈0V 3.）工作特点 VTP和VTN总是一管导通而另一管截止，流过 VTP和VTN的静态电流极小（纳安数量级），因而 CMOS反相器的静态功耗极小。这是CMOS电路最 突出的优点之一。 2.用Tanner仿真 1）cmos反相器电路图
2）反相器 瞬时分析 生成t-spice文件如下： 进行仿真： 仿真状态窗口：
仿真结果报告文件：
3）反 相器 瞬时 分析 在 W-Ed it中 观看 仿真 结果 4）反相 器直流 分析在 W-Edit 中观看 仿真结 果 3.用Tanner画CMOS反相器版图
二．两级CMOS运算放大器设计 设计原理分析： 单级有源负载差动放大器的增益一般可达几十到几百倍左右。但作为运算放大器，这个增益是不够的，因此还需要多级级联。下面我们来分析两级CMOS运算放大器。 两级CMOS运算放大器的基本电路图如下：
V 9 V 3U r I D3 I D1 V 1 V 4U i I D4I D2V 2 V 5 U DD ?à??213￥C c A U o I SS V 8 V 7 V 6 U SS 图一 电路图 下面我们根据题设指标，tanner 下进行仿真，并进行分析： 已知: K N=μn C ox=25 μA /V2， K P=μpCox=12.5 μA /V2， Cc=5 pF ，功耗Pm ≤10 mW ，U DD=9 V ， λN=0.01 Ｖ-1,λP=0.015 V-2,U TH=1V 。 要求：Aud>5000，单位增益带宽GB=3MHz ，压摆率SR=2V/us 。 1. 根据总功率Pm=10mW ，Udd=9V ，可求出允许总电流I=Pm/Udd=1100uA 2. 根据压摆率SR=2V/us,算出第一级偏置电流Iss. SR=Io1(max)/Cc ，Io1=Id4-Id2=Id1-Id2,Id1最大值为Iss,Id2最小值为0，故Io1(max)=Iss 。Iss=SR*Cc=10uA 。 区Iss=100uA,Id1q=Id2=50uA.
数字集成电路知识点整理
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息
数字ic设计实验报告
数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件
b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。
图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。
数字集成电路设计实验报告
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
集成电路设计基础 课后答案
班级：通信二班姓名：赵庆超学号：20071201297 7，版图设计中整体布局有哪些注意事项？ 答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。 2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。 3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。 4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。 8，版图设计中元件布局布线方面有哪些注意事项？ 答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。高速电路，电荷的分配效应会引起很多问题。 2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。 3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过
较大电流的那部分电源线和地线。因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。 4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。、 5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。
数字集成电路设计与分析
问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L:
IC设计基础笔试集锦
IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目）
集成电路设计基础复习要点
集成电路设计基础复习要点 第一章集成电路设计概述 1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？ 2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一 年为此获得诺贝尔奖？ 3、什么是晶圆？晶圆的材料是什么？ 4、晶圆的度量单位是什么？当前主流晶圆尺寸是多少？目前最大晶 圆尺寸是多少？ 5、摩尔是哪个公司的创始人？什么是摩尔定律？ 6、什么是SoC？英文全拼是什么？ 7、说出Foundry、Fabless和Chipless的中文含义。 8、什么是集成电路的一体化(IDM)实现模式？ 9、什么是集成电路的无生产线(Fabless)设计模式？ 10、目前集成电路技术发展的一个重要特征是什么？ 11、一个工艺设计文件(PDK)包含哪些内容？ 12、什么叫“流片”？ 13、什么叫多项目晶圆(MPW) ？MPW英文全拼是什么？ 14、集成电路设计需要哪些知识范围？ 15、著名的集成电路分析程序是什么？有哪些著名公司开发了集成电 路设计工具？
16、SSI、MSI、LSI、VLSI、ULDI的中文含义是什么？英文全拼是 什么？每个对应产品芯片上大约有多少晶体管数目？ 17、国内近几年成立的集成电路代工厂家或转向为代工的厂家主要有 哪些？ 18、境外主要代工厂家和主导工艺有哪些？ 第二章集成电路材料、结构与理论 1、电子系统特别是微电子系统应用的材料有哪些？ 2、常用的半导体材料有哪些？ 3、半导体材料得到广泛应用的原因是什么？ 4、为什么市场上90%的IC产品都是基于Si工艺的？ 5、砷化镓(GaAs) 和其它III/V族化合物器件的主要特点是什么？ 6、GaAs晶体管最高工作频率f T可达多少？最快的Si晶体管能达到多 少？ 7、GaAs集成电路主要有几种有源器件？ 8、为什么说InP适合做发光器件和OEIC？ 9、IC系统中常用的几种绝缘材料是什么？ 10、什么是欧姆接触和肖特基接触？ 11、多晶硅有什么特点？ 12、什么是材料系统？
集成电路设计基础复习
1. 在P 衬底硅片上设计的PMOS 管可以分为n+层、SiO 2层、多晶硅层、金属层和N 井层。 2. 在集成电路设计中，制造厂商所给的工艺中有R □为它成为（方块电阻）。 3. MOS 管元件参数中的C ox 是栅极单位面积所具有的（电容值）。 4. 对于NMOS 而言，工作在饱和区中，其漏电流I D 等于（21()2D P ox GS TH W I C V V L μ= -），不能使用β或K 来表示。 5. 对于PMOS 而言，工作在饱和区中，其漏电流I D 等于 （21(||)2D P ox SG TH W I C V V L μ=--），不能使用β或K 来表示。 6. 对于工作在饱和区的NMOS 而言，其g m 等于（2D m GS TH I g V V =-），只能有I D 和过 驱动电压表示。 7. 对于工作在饱和区的NMOS 而言，其g m 等于（m g =），只能有I D 、W 、L 以及工艺参数表示。 8. 根据MOS 管特征曲线划分的四个工作区域，可以作为MOS 电阻的区域为（深度三极管区）。 9. 根据MOS 管特征曲线划分的四个工作区域中，可以作为电流源的区域为（饱和区）。 10. 对于NMOS 而言，导电沟道形成，但没有产生夹断的外部条件为（V DS 小于V GS -V TH ）。 11. 差动信号的优点，能（有效抑制共模噪声），增大输出电压摆幅，偏置电路更简单和输出线性度更高。 12. 分析MOS 共栅放大电路，其电流增益约等于（1）。 13. 差动信号的优点，能有效抑制共模噪声，增大输出电压摆幅，偏置电路更简单和（输出线性度更高）。 14. 共源共栅电流镜如下图所示，当V X 电压源由大变小的过程中，M2和M3管，（M3）先退出饱和区。
集成电路设计基础——发展史
集成电路设计系列第2章集成电路发展史
本章概要 2.1 集成电路的发明 2.2 微处理器的发展 2.3 摩尔定律 2 2.4 今天的IC
年德国科学家Ferdinand 1874年，德国科学家Ferdinand Braun 发现在一定的条件下，晶体能够单向传导电流并将这种现象能够单向传导电流，并将这种现象称为“整流（rectification ）。 年意大利人G i l M i 3 1895年，意大利人Gugielmo Marconi 发明了利用电波传输信号的新技术，成为无线通信的开端晶体探测器首成为无线通信的开端。晶体探测器首次被用于无线电接收机中，用于从载波中提取有用信号称之为“检波”波中提取有用信号，称之为检波。
1904年，英国科学家John Ambrose Fleming，发明了第一只电子管，被称为 Fleming Valve。 “Fleming Valve” 4 这只电子管只有阴极和阳极两个电极。他通过研究 ，将个有用信号调制到从阴极到阳极的 Edison Effect，将一个有用信号调制到从阴极到阳极的 直流电流之上。
5 1906年，美国科学家Lee de Forest 给电子管加一个电极（称为栅极）， 从而使电子管具有了放大的能力， 可以视作为晶体管的前身。
机械计算装置 英国剑桥大学教授 Charles Babbage于1932 Ch l B bb 年设想，1934年开发 被称为差动引擎 （Difference Engines） 采用十进制 6 可完成加、减、乘、除 有25000个机械部件，总 成本17470英镑
集成电路设计基础
集成电路设计基础复习提纲 一EDA常用命令 ls 显示当前目录下的文件和路径。Pwd显示当前文件的绝对路径.。Cd进入指定目录。More显示文件内容。Cp拷贝。Mkdir创建目录。tar 打包。zip压缩。unzip解压。ftp传送文件。 二基本概念 1版图设计 CIW命令解释窗口, Library 库，Reference Library相关库, Library Path库路径，Cell单元，View视图，Techfiler.tf工艺文件, cds.lib库管理文件, techfile.cds ASCII 文件，LSW图层选择窗口，display.drf图层显示文件。LayerPurpose Pair层次用途配对，Cellview Attributes and Properties单元视图属性，Instance单元，Snap Mode 光标按钮画线条或图形的模型。Stream。数据流（一个标准数据格式用在cad系统间传递物理设计数据） parameterized cells，参数化单元。Flatten，打平 设计方法 1 CIC设计流程 ①设计规划。②建库。③原理图输入。④电路仿真。⑤单元模块版图。⑥TOP 版图。⑦验证。⑧输出GDSII。⑨制掩膜。⑩流片封装测试。 2CIC建库的步骤，工艺文件和显示文件的使用。 建库进入设计项目所在的文件夹，打开名利窗口输入icfb，在ciw菜单栏中选择file-creat-creat new library，选择要连接的Techfiler.tf或者选择相应库作为链接库，后根据指示完成余下的操作 工艺文件p1-40说明图层连接，等效连接，不可被重叠，自动布线，设计规则等情况 ciw-technology-file-dump ,design,layout definations,ascll 命名.Tf，ok;/techpurposes /techlayers;/techdisplays;/techlayerpurposepriorities(图层目的优先)；：q！（保存退出）：wq！（写后保存退出）；/ptap File-load 显示文件的使用：在显示资源编辑窗口里编辑并保存（display。drf）长期有效 添加新包，先编辑显示文件再在显示资源编辑窗口里编辑其填充等；file—save；tools-display resources-mergefile;分配图层目的配对。 3单元版图绘图方法及编辑基本方法， 新建，根据设计要求选择图层用不同的绘图命令绘制和按参数编辑、连接，测试4绘图及编辑常用命令的使用： Create— Rectangle 。create-rectangle left点拉升点 Instance、create-instance(名字不可改)填写库cell view 坐标等 Path、create-path 1点2点+回车/双击 Pcell、edit-hierarchy（分层）-make cell 填写，画长方形区域，ok Polygon、create- Polygon（F3），选择图层，点，点等，回车 Conics create-arc，点，点，点回车
数字集成电路设计课程教学大纲
数字集成电路设计课程教学大纲 英文名称：Digital Integrated Circuits 课程编码：B09062 课程类别：必修 学分数：48 学时数（理论、实验分别表示）：48/0 周学时：3 课内学时/课外学时：1/1 授课学期：第六学期 适用专业：电子科学与技术 先修课程：微电子物理基础、数字电路与系统 考核方式：闭卷考试 一、教学目的要求。 本课程是电子科学与技术专业四年制本科生的一门必修课。通过学习，使学生能掌握数字CMOS 集成电路的基本原理及其分析与设计方法，了解集成电路的发展动态，初步熟悉集成电路的设计流程。 二、课程主要内容及基本要求。（标“*”者为重点内容；标“△”者为难点）（一）TTL集成电路 分析：TTL集成电路的基本电路。 （二）TTL集成电路版图设计*△ TTL集成电路版图设计规则、设计要求。 （三）NMOS逻辑集成电路 NMOS的直流特性、瞬态特性和功耗。 （四）CMOS逻辑电路△* CMOS逻辑门的构成特点；CMOS与非门和或非门的分析及其设计；组合逻辑电路的设计；类NMOS电路；传输门逻辑电路计。 （五）MOS集成电路版图设计△ MOS集成电路版图设计、设计要求。
（六）双极电路的基本器件结构 双极电路的基本器件结构、应用举例。 （七）MOS电路的基本器件结构* MOS电路的基本器件结构、举例分析。 （八）MOS电路的分析△* MOS电路的直流分析、交流分析等。 （九）版图设计*△ VLSI的设计方法；门阵列和标准单元设计方法；版图设计。 三、课程主要环节及时数分配见下表： 四、教学的深度与广度 通过本课程的授课，使学生掌握双极和MOS两种工艺条件下的数字电路的设计和分析方法。分析部分包括器件结构、电气参数和电路功能的分析；设计部分包括双极和MOS基本组合电路和时序电路的设计及其对应的版图设计。五、对知识、能力结构、综合素质的要求 了解数字集成电路的设计与分析，包括TTL集成电路、TTL集成电路版图设计、NMOS逻辑集成电路、CMOS逻辑电路、MOS集成电路版图设计、对双
数字IC设计经典笔试题
数字IC设计经典笔试题 张戎王舵蒋鹏程王福生袁波 摘要 本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、VerilogHDL编程和IC设计基础知识。 Abstract This article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing. 关键词 FPGA VerilogHDL IC设计 引言 近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。为参加数字IC 设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。 IC设计基础 1：什么是同步逻辑和异步逻辑？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？
数字IC设计——整理
数字集成电路设计整理 一、概念 1. ASIC——Application Specific Integrated Circuit专用集成电路 ASIC在批量生产时与通用集成电路(IC)相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。 ASIC分为全定制和半定制。全定制设计需要设计者完成所有电路的设计，半定制使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。 全定制能够比半定制的ASIC芯片运行速度更快。 2.IP——Intellectual Property知识产权 3.数字后端 指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC 设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。 4.Standard Cell——标准单元库 5.RTL——寄存器传输级 描述通过一个寄存器到另一个寄存器的逻辑变换和传输来描述设计。逻辑值被存储在寄存器中，通过一些组合逻辑对其要求值，随后将结果存储于下一个寄存器。 RTL的功能类似于软件与硬件之间的桥梁。是与工艺无关的网表的文本结构描述。 6.布局（Place）布线(Route) 布图规划floorplan比布局更重要。规划包括指令，macro的放置，电源线的设计power plan。floorplan一旦确定，芯片的面积就定下来了，也与整个设计的timming和布通率有很大关系。
数字集成电路设计实验-
数字集成电路设计实验--反相器
数字集成电路设计实验 ——反相器电路实验 系部名称：电子工程学院 班级：微电子07 学生姓名： 班内序号： 学号：
一、S-EDIT原理图绘制： 二、T-SPICE： 2.1程序： * SPICE netlist written by S-Edit Win32 7.03 * Written on Nov 19, 2010 at 12:11:51 * Waveform probing commands .probe .options probefilename="not_gate.dat" +
probesdbfile="D:\Tanner\tanner\TSpice70\fei\n ot_gate.sdb" + probetopmodule="Module0" * Main circuit: Module0 M1 output in Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 output in Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u v3 Vdd Gnd 5.0 v4 in Gnd pulse(0.0 5.0 0 2n 2n 100n 200n) .include "D:\Tanner\tanner\TSpice70\models\ml2_125.m d" .tran/op 5n 600n method=bdf .print tran v(in) v(output) End of main circuit: Module0 2.2仿真报告:
集成电路设计基础作业题解答(1～4)word资料5页
第一次作业： 1、 为什么PN 结会有单向导电性？ 答PN 结是由P 型半导体和N 型半导体结合在一起形成的。P 型半导体多子是空穴，N 型半导体多子是电子。当形成PN 结后由于载流子的浓度差，电子会向P 型侧扩散，空穴会向N 型侧扩散。随着扩散的进行，会在接触处形成一定厚度的空间电荷区，电荷区中的正负离化中心形成内建电场。随着空间耗尽区的扩展和内建电场的增强，电场作用下的漂移得到加强，扩散随之减弱，最后漂移电流和扩散电流达到平衡。若给PN 结两端加上正电压，外加电场将会削弱内建电场从而加强扩散削弱漂移，此时扩散电流电流大于漂移电流从而形成正向导通电流。当PN 结加上反向偏压后，外加电场和内建电场同向，此时扩散进一步收到抑制，漂移得到加强。但漂移的少数载流子非常少，所以没能形成大的反向导通电流。这就是PN 结的单向导电性。 2、 为什么半导体掺杂后导电能力大大增强 答：本征半导体在常温情况下由于热激发产生的空穴电子对浓度大约在1010量级。而在常温下本征半导体的导电能力非常弱。当掺入B 或P 等杂质后，在常温下的掺杂杂质基本全部离化，杂质的离化而会在价带或导带产生大量的能做共有化运动的空穴或电子。在杂质没有补偿的情况下，载流子浓度近似等于杂质浓度，半导体掺杂后n,p 大大增加。根据电导率σ=nq μ(n)+pqμ(p)可知，掺杂半导体的电导率大大增加，即导电能力明显增强。 3、 为什么晶体管有放大作用？ 答：我们定义晶体管集电极电流和基极电流的比值为晶体管放大倍数。只有当晶体管处于放大状态时才具有线性放大能力。当BE 结正偏，BC 结反偏时管子处于放大状态。因为发射极高掺杂，在BE 正向导通时，发射极的大量电子（以NPN 管为例）扩散到基区。基区空穴扩散到发射极，而基区浓度远比发射极来得低，所以电子扩散电流占主要部分。因为基区很薄且载流子寿命很长，到达基区的电子只有一小部分和基区注入得空穴复合，绝大部分要在反偏的集电结内建电场作用下而漂移到集电极。所以集电极电流与基极电流的比值比较大，即放大倍数比较大。 第二次作业 1.3、题目略 解答： （1）①由图可知 ②由图可知 （2） (3) 各层版图如下 (不按次序排放) 1.5、题目略 设计条件如下： ①单条形基极，单条形发射极，单条形集电极 ②工艺允许最小宽度为2u ③外延层厚度和各图形的间距也是2u ④采用标准的PN 结隔离双极型工艺 ⑤要求管子占有面积最小 解答： 根据以上条件可以得到以下layout （1）根据以上版图可以计算一个NPN 管的版图面积为 （2）W W 65103.810 4.22-??＝每个管子的功耗＝ （3）当最小间距是5um 时，38400 5.25.2104.25≈??=N ，W W 51021.538400 2-?＝每个管子的功耗＝ 当最小间距是0.5um 时，6 51084.316104.2?=??=N ，
数字IC设计工程师笔试面试经典100题(大部分有答案)
1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过 一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁 存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到 达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做―一位同步器‖，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。