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数字集成电路知识点整理学习资料

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统

第一章引论

1、数字IC芯片制造步骤

设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）

制版：根据版图制作加工用的光刻版

制造：划片：将圆片切割成一个一个的管芯（划片槽）

封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连

测试：测试芯片的工作情况

2、数字IC的设计方法

分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证

SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式

3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）

NRE (Non-Recurrent Engineering) 成本

设计时间和投入，掩膜生产，样品生产

一次性成本

Recurrent 成本

工艺制造（silicon processing），封装（packaging），测试（test）

正比于产量

综合

可以相互转化

加了功耗信息

一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数

功耗：emmmm自己算

4、EDA设计流程

IP设计系统设计（SystemC）模块设计（verilog）

版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：

.db（不可读）.lib（可读）

.sdb .slib

第二章器件基础

1、保护IC的输入器件以抗静电荷（ESD保护）

2、长沟道器件电压和电流的关系：

3、短沟道器件电压和电流关系

速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。

ξC取决于掺杂浓度和外加的垂直电场强度

器件在V DS达到V GS --V T 之前就已经进入饱和状态，所以与相应的长沟道器件相比，短沟道器件饱和区范围更大

反面整理P63 3.3.2 静态状态下的MOS晶体管相关参数以及公式（尤其是速度饱和）

4、MOS管二阶效应

阈值变化：随着器件尺寸的缩小，阈值电压变成与L、W、V DS有关

短沟效应（漏端感应势垒降低（DIBL））：电压控制耗尽区宽度，V DS提高将会导致势垒降低，甚至过高的V DS将会导致源漏短路，称为源漏穿流

窄沟效应：沟道耗尽区并不立即在晶体管边沿终止，而是会向绝缘场氧下面延伸一些，栅电压必须维持这一额外的耗尽电荷才能建立一条导电沟道，在W值较小时将会引起阈值电压升高

亚阈值导通：在V GS接近甚至略小于V T时，I D仍然存在

热载流子效应：

原因：小尺寸器件中的强电场引起高能热电子与晶格碰撞产生电子空穴对，引起衬底电流；电子在强总校电厂的作用下穿过栅氧，引起栅电流。

影响：改变阈值电压、使器件参数变差，特性不稳，电路失效；衬底电流引起噪声以及动态节点漏电。

处理方法：LDD（lightly doped drain）:在源漏区与沟道间加一段电阻率较高的轻掺杂区。可以减小热载流子效应，增大源漏端耐压范围，但是轻掺杂区会导致器件跨导减小，漏源电流减小

闩锁效应：寄生双极型晶体管互相提供基极电流，正反馈至短路

第三章互连线

1、MOS IC的三层互连线

上层金属互连线

中层的多晶硅连线

下层的扩散区连线

2、互连线模型：集总RC模型（Elmore延时）

集总RC 模型（考虑导线电阻）：导线分段，每段导线的导线电阻集总成一个电阻R，电容集总成一个电容C

第四章反相器

1、再生性：再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个

具备再生性的条件：过渡区增益绝对值大于一

2、扇出系数：输出端连接同类门的最多个数

扇入系数：单个逻辑门能够承受的数字信号输入最大量

3、静态CMOS反相器的特点：

1、输出高电平和低电平分别为VDD和GND。信号电压摆幅等于电源电压，噪声容限很

大；

2、采用无比逻辑，逻辑电平与器件尺寸无关，晶体管可以采用最小尺寸，且翻转时不

会因为尺寸设计原因出现错误，稳定性高

3、输出阻抗小，稳态时在输出和VDD或GND之间总存在一条具有有限电阻的通路，

对噪声和干扰不敏感

4、输入阻抗高，不消耗直流输入电流，理论上可以驱动无限多个门

5、不考虑泄露功耗的情况下，没有静态功耗（CMOS取代NMOS的原因）

4、CMOS反相器静态特性

开关阈值：定义为V M=V out的点，在这一区域由于V GS=V DS，上管下管都是饱和的（长沟短沟分为速度饱和和普通饱和），使通过两个晶体管的电流相等即可得到V M的解析表达式，推导过程见书上P134，反面自己推导一遍。

噪声容限[V IL，V IH]：根据定义，是反相器增益为-1时的输入，但是太难算了，就用了线性近似，推导过程见书上P136，反面自己推导一遍。

5、CMOS反相器动态特性

电容：巴拉巴拉巴拉巴拉一堆公式反正感觉没啥用

传播延时：在输入和输出反转的50%之间的时间，正比于这个电路的下拉电阻和负载电容所形成的时间常数

传播延时性能优化设计：

减小负载电容（自身扩散电容，连线电容，扇出电容）

加大晶体管尺寸

优点：增加了驱动能力（增大充放电电流，降低导通电阻）

缺点：扩散电容增大，从而使负载电容增大

栅电容增加，使前一级的扇出电容增加

提高电源电压

缺点：V DD增加到一定程度，对延时的优化效果不明显

功耗增加

出于可靠性烤炉，V DD具有严格的上限

反相器链的性能优化：要求每一级的尺寸时与其相邻前后两个反相器尺寸的几何平均数（Cg为输入的栅电容）

这一段一定要回头看书看PPT啊！！！！！！！！！！！！！

5、反相器功耗分析（感觉好像都会，回头扫一眼就成，还有能连延时积啥的）

动态功耗：对负载电容充电和放电造成的功耗

短路功耗：开关过程中电源和地之间顺吉纳的直流通路造成的功耗

静态功耗：稳定输出高电平或低电平时的直流功耗，漏电流造成

第六章CMOS组合逻辑门的设计

1、静态CMOS组合逻辑电路

在每一时间（除切换期间）每个门的输出总是通过低阻连至VDD 或GND。

稳态时，门的输出值总是由电路所实现的布尔函数决定。

它不同于动态电路：动态电路把信号值暂时存放在高阻抗电路节点电容上。

合

2、静态电路类型：

互补CMOS

有比逻辑（伪NMOS和DCVSL）

传输晶体管逻辑（Pass-Transistor Logic）

3、互补CMOS经验规则：

晶体管看作是由其栅端信号控制的开关。

PDN用NMOS器件，PUN用PMOS器件（否则会有阈值损失）

实现N输入的逻辑门需要晶体管数目为2N。

4、互补CMOS静态特性：

高噪声容限

没有静态功耗

直流电压传输特性和噪声容限与数据输入模式有关

5、互补CMOS传播延时（我觉得这里可以考一道速度快慢的定性分析）

e.g.

6、互补CMOS尺寸设计：为了使NAND网的下拉延时与最小尺寸的反相器相同，在PDN串联网络中的NMOS器件必须设计成两倍宽（同样功能晶体管电容减半），以使NAND下拉网络的等效电阻与反相器相同而PMOS器件可以维持不变。

7、互补CMOS大扇入时的设计技巧：

调整（加大）晶体管尺寸（减小电阻但增大了电容，还会给前级加大负载，只有当CL>>Cint 才能用）

逐级加大晶体管尺寸，使影响最大的晶体管电容最小（但可能会使版图设计复杂，晶体管间距不得不加大，导致内部电容增加）

重新安排输入（定义：外层输入：接近电源或地的输入，内层输入：接近输出端的输入，最迟到达的输入信号应当作为内层输入（放在接近输出端处）以避免多次延时）

重组逻辑结构：延时与扇入的平方关系使得输入太多时反转变得极慢，可以将多输入转化为多级

插入缓冲器隔离扇入与扇出（减小电容减小时间常数）

8、组合逻辑链的性能优化

首先我们明确一个概念：驱动能力（带负载能力）就是输出电阻，越小越强

反相器延时：

一般逻辑门的延时：

p-（归一化）本征延时：本征延时与门的类型有关，但它与门的尺寸（晶体管宽度的加倍）无关

g-逻辑努力（logical effort）：对于给定的负载，一个门的输入电容和与它具有相同输出电流的反相器的输入电容的比。逻辑努力与门的类型有关，但它与门的尺寸（晶体管宽度的加倍）无关

f-等效扇出（fanout）：又称为“电气努力”，对于反相器，有

尺寸计算：并联不变，串联乘以串联的次数。

g=（P网输入管平均尺寸+N网输入管平均尺寸）/3

（输入电容之比）

努力与延时及尺寸关系的具体计算见书

对组合逻辑链性能优化的小结

①逻辑努力的概念可以用来快速比较各种电路结构的延时特性。例如：在互补CMOS结构中，NANF门比NOR门好。

②逻辑链中当各级的努力延时（h）相同并且接近等于4时，整个逻辑链路径的延时最快。采用“较少”级数（逻辑门的数目较少）时，逻辑链未必最快；采用“大尺寸”逻辑门时，逻辑链未必最快，却会增加面积和功耗。

③逻辑链的路径总延时对于级数偏高“最优级数”的敏感程度不大。使每级的努力延时稍大于4可减少面积与功耗，但速度减慢不多。但当每级的努力延时大于6~8时，速度会明显变慢。

④当单个逻辑门的输入数目增多时，它的逻辑努力也增大，一般限制单个逻辑门的输入数目为4个。当输入数超过4时，一般需要把这个复杂门分解成多级的简单门

9、互补CMOS的功耗优化

逻辑门的翻转受拓扑结构和信号时序的影响

翻转概率

毛刺引起虚假翻转

降低光开关活动性的方法

逻辑重组

输入排序（推迟具有较高翻转率的信号）

减少资源的分时复用

均衡信号路径减少毛刺

10、有比逻辑

目的：减少互补CMOS中的器件数

方法：不用PDN和PUN组合，而用NMOS的PDN实现逻辑功能，用简单负载器件实现

上拉

缺点：降低了稳定性、增加功耗

11、有比逻辑（伪NMOS）特点：

晶体管数目N + 1个

输出高电平VOH = VDD

输出低电平VOL 不为0，降低了噪声容限，增加静态功耗

负载器件相对于下拉器件的尺寸比，会影响噪声容限、传播延时、功耗等，甚至是逻辑功能

设计伪NMOS，要折中考虑：

1）减少静态功耗，负载PMOS管要小

2）得到较大的NML，VOL要低=> (W/L)n / (W/L)p大，负载PMOS管要小

3）减小tpLH，负载PMOS管要大

4）1），2）和3）矛盾，速度快的门消耗更多的静态功耗，且会减小噪声容限。

用伪NMOS设计大扇入的复合门具有吸引力的原因：

N+1个晶体管，面积小，寄生电容小

对前级负载小，每个输入只接到一个晶体管

输出低电平时有静态功耗，适合大多数情况下输出为高电平的情况，如存储器的地址译码电路

14、有比逻辑（DCVSL——差分串联电压开关逻辑）

输入具有互补形式同时产生互补输出，消除了反相信号所需要额外反相器

输出节点电容小(和伪NMOS相同)

反馈机制保证了能够关断不需要的负载器件

消除静态功耗(增加了转换功耗)

下拉网络PDN1和PDN2互补，实现逻辑功能的互补

有比逻辑，全摆幅（GND和VDD）

额外面积开销(有两个下拉网络)

布线复杂，动态功耗高

15、传输管逻辑

需要的器件数少：N个晶体管

没有静态功耗，无比逻辑

互补的数据输入输出

属于静态逻辑

设计具有模块化的特点

NMOS传输高电平有阈值损失，导致驱动能力下降，且由于充电过程中栅源电压一直

降低充电速度会比较慢。甚至会产生如下问题。

16、传输管逻辑驱动问题解决方案

解决方案1：电平恢复晶体管

1、完全无静态功耗，但考虑过渡情形时，需要仔细确定尺寸

2、增加了内部节点内容，关断时有信号竞争，降低了门的速度

3、PMOS的导通加速了上拉，因而减少了输出（反相器）的下降时间

解决方案2：传输管用低阈值晶体管（VT = 0）

优点：几乎没有阈值损失

缺点：会产生漏电流（亚阈值）

解决方案3：采用传输门（Transmission Gate）逻辑

6个晶体管，比互补CMOS实现少一半

F总有一条路径到VDD 或GND，是低阻节点

传输们延时：

减少传输门链的延时：插入缓冲器切断长的传输门链

17、传输管传输门比较

（1）传输管的优点：寄生电容小，速度快，属无比逻辑缺点：阈值损失，噪声容限差，会引起下一级静态功耗，MOS管的导通电阻随电压变化而变化

（2）全传输门优点：无阈值损失，MOS开关的导通电阻基本为常数缺点：必须提供正反控制信号，版图设计效率低，电容大

18、静态CMOS分析方法

结构、逻辑类型、性能（延时、稳定性，输入输出电阻（给前级的负载和对后级的驱动能力））、功耗

19、动态CMOS

在静态逻辑电路中，每一个时间点（开关瞬态除外）输出都通过一条低阻的路径连接到VDD 或GND

动态逻辑电路依赖于信号值在高阻节点（求值期间或求值后）的电容上暂时存储。

分两相工作：预充（Precharge）

求值（Evaluate）

面积小（N+2个管子）

速度快（管子少，C L小，拉高无延时，预充就已经拉高了，选择大PMOS可以加快预充，但是也会加大CL，使得拉低时间变长）

全摆幅

虽然没有了静态功耗，但是始终一直在翻转，开关活动性很高，导致总功耗很高

优势：晶体管少，CL小，每个扇入对前级只表现为一个负载晶体管

每个周期最多只能翻转一次，没有毛刺和虚假翻转

不存在短路功耗

劣势：时钟功耗大，时钟节点每个时钟周期都要翻转

增加抗漏电器件时可能会有短路功耗

较高的开关活动性

噪声容限：输出高电平时，动态逻辑门的输出阻抗很大。因此，输出电平对噪声和干扰很敏感！其它信号的电容性耦合，可能造成节点电荷损失，而且不能恢复。

20、动态门的信号完整性问题

电荷泄露（翻篇儿机关和亚阈值漏电引起）：为了防止泄露导致电平变化，要有较高的时钟频率，可以加电平恢复器，这里叫泄露晶体管，但是这样PDN导通时就会与泄露管产生竞争，变成有比逻辑，产生短路功耗

电荷分享：求值时CL与PDN网络寄生电容分享电荷，可以给寄生电容节点预充电解决，但是会增加面积和功耗。

电容耦合：

解决办法：预充期间置所有输入为0，求值期间输入只能进行单个的0→1翻转

时钟馈通：由于预充器件的栅漏电容引起的预充器件的时钟输入与动态输出节点间的耦合效应。动态输出节点的电压可能上升到VDD以上

21、多米诺逻辑

扇出由一个低阻抗输出的静态反相器驱动，提高了抗噪声能力

缓冲器隔离了内部和外部电容，减少了动态输出节点的电容

可以利用反相器驱动一个泄漏器件抵抗漏电和电荷重新分布

预充期间置所有输入为0，求值期间输入只能进行单个的0→1翻转，这样的话就不会存在预充管和PDN同时导通的情况，也就可以取消求值管：减少了时钟负载，提高下拉驱动能力，但会增加预充电周期

第七章时序逻辑电路设计的设计

1、动态存储器

要求定期刷新，要求从电容中读出信号时不会干扰所存储的电荷，因此要求通过具有高输入阻抗的器件来读取

速度快，面积小

2、静态存储器

对扰动不敏感

速度相对慢，面积相对大

信号可以无限保持

3、时序参数的一般定义

（1）建立（set-up）时间：t su

（2）维持（hold）时间：t hold

（3）时钟至输出（clk-q）时间（max）：t clk-q

（4）时钟周期：T

（5）数据至输出（d-q）时间（max）：t d-q

4、双稳电路

5、基于多路开关的锁存器

传输门实现

缺点：时钟信号的活性系数为1，有4个负载，功耗很大。

传输管实现

优点：时钟负载减小

缺点：第一个反相器的输入的高电平降低，从而影响噪声容限和开关性能，产生静态功耗

6、主从（边沿）寄存器（两个反相的基于多路开关的锁存器串联）

多路选择器实现：

强制写入实现：

优点：时钟晶体管的数目从8降到4

缺点：有比，强制写入。T1及其源驱动必须比I2 强。设计复杂。反向传导，T2 和I4 共同影响存储在I1—I2 中的数据

7、时钟交叠引起的问题

数字集成电路设计_笔记归纳..

第三章、器件一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=），即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥），出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容：三、特征尺寸缩小目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。优点：提高了集成密度未改善：功率密度。问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。优点：1、电源电压不变；2、提高了集成密度问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。限制因素：长期使用的可靠性、载流子的极限速度、功耗。

《数字集成电路基础》试题C

《数字集成电路基础》试题C （考试时间：120分钟）班级：姓名：学号：成绩：一、填空题（共30分） 1.三极管有NPN和PNP两种类型，当它工作在放大状态时，发射结＿＿＿＿，集电结＿＿＿＿＿＿；NPN型三极管的基区是＿＿＿＿＿＿型半导体，集电区和发射区是＿＿＿＿＿＿型半导体。 2.把高电压作为逻辑1，低电平作为逻辑0的赋值方法称作＿＿＿＿＿＿＿逻辑赋值。一种电路若在正逻辑赋值时为与非门，则在负逻辑赋值时为＿＿＿＿＿＿＿＿。 3.四位二进制编码器有＿＿＿＿个输入端；＿＿＿＿个输出端。 4.将十进制数287转换成二进制数是＿＿＿＿＿＿＿＿；十六进制数是＿＿＿＿＿＿＿。 5.根据触发器功能的不同，可将触发器分成四种，分别是＿＿＿＿触发器、＿＿＿＿触发器、＿＿＿＿触发器和＿＿＿＿触发器。 3＝＿＿＿＿＿＿。 A.发射结和集电结均处于反向偏置 B.发射结正向偏置，集电结反向偏置 C.发射结和集电结均处于正向偏置 2.在下列三个逻辑函数表达式中，＿＿＿＿是最小项表达式。 A．B C ) A BC ,B ,A = + Y+ ( A B B ) A B ,A ( C B = B. C Y+ A

C. C AB ABC B C A C B A )D ,C ,B ,A (Y +++??= 3．用8421码表示的十进制数45，可以写成＿＿＿＿＿＿＿＿＿＿ A ．45 B. [101101]BCD C. [01000101]BCD D. [101101]2 4．采用OC 门主要解决了＿＿＿＿＿ A ．TTL 与非门不能相与的问题 B. TTL 与非门不能线与的问题 C. TTL 与非门不能相或的问题 5．已知某触发的特性表如下（A 、B 为触发器的输入）其输出信号的逻辑表达式为＿＿＿ A ． Q n+1 ＝A B. n n 1n Q A Q A Q +=+ C. n n 1n Q B Q A Q +=+ 三、化简下列逻辑函数，写出最简与或表达式：（共20分） 1． BC A C B A C B B A Y 1+?++= 2． Y 2＝Σm （0，1，8，9，10，11） 3． Y 3见如下卡诺图

数字集成电路的分类

数字集成电路的分类数字集成电路有多种分类方法，以下是几种常用的分类方法。 1.按结构工艺分按结构工艺分类，数字集成电路可以分为厚膜集成电路、薄膜集成电路、混合集成电路、半导体集成电路四大类。图如下所示。世界上生产最多、使用最多的为半导体集成电路。半导体数字集成电路（以下简称数字集成电路）主要分为TTL、CMOS、ECL三大类。 ECL、TTL为双极型集成电路，构成的基本元器件为双极型半导体器件，其主要特点是速度快、负载能力强，但功耗较大、集成度较低。双极型集成电路主要有 TTL(Transistor-Transistor Logic)电路、ECL(Emitter Coupled Logic)电路和I２L(Integrated Injection Logic)电路等类型。其中TTL电路的性能价格比最佳，故应用最广泛。

ECL，即发射极耦合逻辑电路，也称电流开关型逻辑电路。它是利用运放原理通过晶体管射极耦合实现的门电路。在所有数字电路中，它工作速度最高，其平均延迟时间tpd可小至1ns。这种门电路输出阻抗低，负载能力强。它的主要缺点是抗干扰能力差，电路功耗大。 MOS电路为单极型集成电路，又称为MOS集成电路，它采用金属－氧化物半导体场效应管(Metal Oxide Semi-conductor Field Effect Transistor,缩写为MOSFET)制造，其主要特点是结构简单、制造方便、集成度高、功耗低，但速度较慢。 MOS集成电路又分为PMOS(P-channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)、NMOS(N-channel Metal Oxide Semiconductor，N沟道金属氧化物半导体)和CMOS(Complement Metal Oxide Semiconductor，复合互补金属氧化物半导体)等类型。 MOS电路中应用最广泛的为CMOS电路，CMOS数字电路中，应用最广泛的为4000、4500系列，它不但适用于通用逻辑电路的设计，而且综合性能也很好，它与TTL电路一起成为数字集成电路中两大主流产品。CMOS数字集成电路电路主要分为4000（4500系列）系列、54HC/74HC系列、54HCT/74HCT系列等，实际上这三大系列之间的引脚功能、排列顺序是相同的，只是某些参数不同而已。例如，74HC4017与CD4017为功能相同、引脚排列相同的电路，前者的工作速度高，工作电源电压低。4000系列中目前最常用的是B系列，它采用了硅栅工艺和双缓冲输出结构。 Bi-CMOS是双极型CMOS（Bipolar-CMOS）电路的简称，这种门电路的特点是逻辑部分采用CMOS结构，输出级采用双极型三极管，因此兼有CMOS电路的低功耗和双极型电路输出阻抗低的优点。（1）TTL类型这类集成电路是以双极型晶体管（即通常所说的晶体管）为开关元件，输入级采用多发射极晶体管形式，开关放大电路也都是由晶体管构成，所以称为晶体管-晶体管-逻辑，即Transistor-Transistor-Logic，缩写为TTL。TTL电路在速度和功耗方面，都处于现代数字集成电路的中等水平。它的品种丰富、互换性强，一般均以74（民用）或54（军用）为型号前缀。 ① 74LS系列（简称LS，LSTTL等）。这是现代TTL类型的主要应用产品系列，也是逻辑集成电路的重要产品之一。其主要特点是功耗低、品种多、价格便宜。 ② 74S系列（简称S，STTL等）。这是TTL的高速型，也是目前应用较多的产品之一。其特点是速度较高，但功耗比LSTTL大得多。

初二物理下册期中知识点问答及知识点

第六章物质的物理属性 1、什么叫做质量？答：物体所含物质的多少叫做物体的质量。质量的物理量符号是m. 2、质量的国际单位和常用单位是什么？如何换算？答：在国际单位制中，质量的单位是千克，千克的单位符号是kg。常用的质量单位还有克(g)、毫克(mg)和吨(t)。它们之间的换算关系是：1t=1000kg, 1kg=1000g, 1g=1000mg。 3、实验室常用什么器材测量物体的质量？答：实验室里常用托盘天平测量物体的质量。 4、托盘天平的使用方法是什么？答：1、使用天平时，应将天平放在水平工作台上。2、然后，将游码移至标尺左端的“0”刻线处，再调节横梁上的平衡螺母，使指针对准分度盘中央的刻度线。3、测量物体质量时，应将物体放在天平的左盘；用镊子向右盘加减砝码，移动游码在标尺上的位置，使指针对准分度盘的中线；此时右盘中砝码的总质量与标尺示数值之和，即为所测物体的质量。使用托盘天平时注意事项：1、首先要认真观察天平的最大测量值（称量）和标尺上的分度值（感量），用天平测量物体的质量不能超过天平的量程，往右盘里加减砝码时应轻拿轻放；2、天平与砝码应保持干燥、清洁，不要把潮湿的物品和化学药品直接放在天平左盘里，不要用手直接拿砝码。 5、为什么说质量是物体的物理属性？答：物体的质量不随物体的形状、物质状态和地理位置的改变而改变，所以质量是物体的物理属性。 6、若被测物体的质量小于标尺上的分度值（即天平的感量），该如何测量？答：可采测多算少法（累积法）进行测量。（如邮票、大头针等m= m总/n） 7、常见物体质量的大约数值是什么？答：一张邮票：50mg；一个成人：50kg；一只苹果：140g；一元硬币：10g；一只鸡：1.5kg；一只鸡蛋：50g；一头大象：6t 8、质量与体积的比值与物质的种类有什么关系？答：同种物质的不同物体，质量与体积的比值是相同的。不同物质的不同物体，质量与体积的比值一般是不同的。 9、什么叫物质的密度？计算式及单位是什么？答：单位体积某种物质的质量叫做这种物质的密度。密度=质量/体积。 ρ=m/V 式中：ρ表示密度，m表示质量，V表示体积。密度的国际单位是：千克/米3，单位符号是：kg/m3 其它单位有：克/厘米3（g/cm3）、千克/分米3（kg/dm3）单位换算关系是：1 g/cm3=103 kg/m3 1 g/cm3=1 kg/dm3 10、水的密度及物理意义是什么？答：水的密度为：ρ水=103 kg/m3 其物理意义：1米3水的质量为103千克。 11、为什么说密度是物质的物理属性？答：密度是物质物理属性是因为同种物质的密度相同，不同物质的密度一般不同。 12、ρ=m/V的物理意义是什么？答：（1）同种物质的密度一般不变，是定值（但温度、物态、压强等条件变化时，物质的密度也会发生变化）同种物质的密度不随物体的质量、体积的变化而变化，但质量与体积成正比。（2）不同物质的密度一般不同，密度是变化的。质量一定时，密度与体积成反比；体积一定时，密度与质量成比。 13、密度有哪些应用？答：（1）ρ=m/V测量和计算密度鉴别物质的种类；（2）m=ρV计算质量（3）V= m/ρ计算体积。 14、量筒（量杯）的作用是什么？如何读数？答：量筒（量杯）用来直接测量液体的体积和间接测量固体的体积。测量前应观察（1）分度值（2）最大测量值。读数时，视线应与液面的凹面（或凸面）相平，俯视时读数值偏大，仰视时读数偏小。 15、量筒（量杯）间接测量固体体积的方法是什么？答：（1）在量筒中倒入适量（1、能使固体全部浸没，2、放入固体后液面不能超过量筒的最大测量值）的水V1；（2）用细线系住固体沿量筒壁轻轻下落到量筒底部，读数为V2，则固体的体积为V固= V2- V1。上述方法为排水法。若固体溶于水则需要用薄膜包上或用排沙法；若固体密度小于水的密度则用针压法或捆绑法。 16、体积、面积、长度的物理量符号及单位有哪些？答：体积物理量符号：V，国际单位：米3（m3）。体积其它单位及换算关系为：1 m3=103 dm3，1 dm3=103 cm3，1 m3=106 cm3 1 dm3=1升(L)，1 L=103毫升(mL)， 1 cm3=1 mL 面积的物理量符号：S，国际单位：米2（m2）。其它单位及换算：1 m2=102 dm2， 1 m2=106mm2，1 m2=104 cm2 17、密度表上的信息有哪些？答：（1）水的密度ρ水=103千克/米3 （2）不同物质的密度一般不同，但也可能相同。ρ冰=ρ蜡=ρ植物油=0.9×103 kg/m3ρ酒精=ρ煤油=0.8×103 kg/m3 （3）同种物质的密度在状态改变时也发生改变１

数字集成电路复习指南..

1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。 3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献: （1）特征尺寸不断缩小，大约每3年缩小1.41倍；（2）芯片面积不断增大，大约每3年增大1.5倍；（3）器件和电路结构的改进。 4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。 5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。 6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平 7. 单位增益点. 在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dV out/dVin=1的点 8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使 PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象 9. 延迟时间： T pdo ——晶体管本征延迟时间； UL ——最大逻辑摆幅，即最大电源电压； Cg ——扇出栅电容(负载电容)； Cw ——内连线电容； Ip ——晶体管峰值电流。

初中地理问答题25个知识点

中考地理简答题的答题模式 1、生态、环境问题 1、水土流失问题我国典型地区：黄土高原、南方低山丘陵地区（黄土高原为例）产生的原因：（1）自然原因：黄土土质疏松、降水集中，多暴雨。坡度大流速快、植被缺失。（2）人为原因：植被的破坏；不合理的耕作制度；开矿。治理的措施：多植树勤挡土，水土保持是基础。 2、荒漠化问题（选修）我国典型的地区：西北地区产生的原因：（1）自然原因：地表覆盖着深厚的疏松沙质沉积物；大风日数多而且集中；处内陆地区，气候干旱降水少。（2）人为原因：过度樵采；过度放牧；过度开垦。治理措施：制定草场保护的法律、法规，加强管理；控制载畜量；营造“三北防护林”建设；退耕还林、还牧；建设人工草场；推广轮牧；禁止采伐等。 3、干旱缺水问题我国典型地区：华北地区、西北地区：产生原因（华北地区）：（1）自然原因：温带季风气候，全年降水少，河流径流量小；降水变率大；春季蒸发旺盛。（2）人为原因：人口稠密、工农业发达，需水量大；水污染严重；浪费多，利用率低；春季春种用水量大。治理措施：南水北调；修建水库；控制人口数量，提高素质；减少水污染；节约用水，提高利用率；限制高耗水工业的发展；发展节水农业；采用滴灌、喷灌农业灌溉技术，提高利用率；实行水价调节，树立节水意识；海水淡化等。思考：我国东北地区为何没有形成春旱？（春汛） 4、地面下沉和海水倒灌我国典型地区：北方广大地区和南方城市；产生的原因：过度抽取地下水治理措施：控制抽取地下水；实行雨季回灌 5、赤潮我国典型地区：珠江口、杭州湾、渤海等。多发季节：夏季。 5 —10 月产生的原因：（1）自然原因：气温高；静水；静风；海域相对圭封闭。（2）人为原因：沿岸地区人口稠密、经济发达，排入海洋的工业和生活污水多；农业生产过程中大量使用化肥、农药；由于海洋开发程度高和养殖业规模的扩大，严重的污染了养殖水域。 6、酸雨分布：西欧、北美、日本；我国南方地区成因：燃烧煤、石油、天然气等矿物燃料。危害：河湖水酸化，影响鱼类；土壤酸化，危害森林及农作物；腐蚀建筑物和文物古迹；危害人体健康。根本途径：开发新能源 7、沼泽的保护（选修）我国典型地区：三江平原。沼泽的形成：①纬度高，气温低，蒸发量小②地下冻土层形成不透水层③地势低平，地表径流排泄不畅，土壤中水分积聚过多开发利用的关键：排水。意义：是蓄水池，也是水源地。①调节气候，保护和改善生态环境②是一些珍禽的栖息地。 8、洪涝灾害我国典型地区：东北；黄河、长江中下游地区；淮河流域；珠江流域等产生的原因：（1）自然原因：夏季风的强弱变化（副高强：南旱北涝；副高弱：南涝北旱）；台风的影响；河道弯曲（荆江河段）；（2）人为原因：滥砍滥伐，造成水土流失加剧，河床抬升；围湖造田；不合理水利工程建设（渭河流域）治理措施：植树造林，建设防护林体系；退耕还湖；修建水利工程；裁弯取直，加固大堤；修建分洪区；建立洪水预报预警系统等。 9、沙尘暴现象（选修）我国典型地区：西北、华北地区产生的原因：（1）自然原因：气候干旱，降水少；春季大风日数多；地表植被稀少等（2）人为原因：过度放牧；过度樵采; 过度开垦治理措施：制定草场保护的法律、法规，加强管理；控制载畜量；营造“三北防护林”建设；退耕还林、还牧；建设人工草场；推广轮牧；禁止采伐等 10、台风多发生夏秋季节，主要发生海域为：西北太平洋台风灾害由强风、特大暴雨、风暴潮造成台风对我国的有利方面：①带来丰沛降水，缓解长江中下游的伏旱，②缓解高温酷暑天气如何减小台风损失：加强台风的监测和预报（气象卫星跟踪、沿海雷达监测） 11、寒潮时空分布考虑源地、冬季风强弱、地形地势的阻挡等因素，我国冬半年常发，影响范围大，除滇南、青藏高原、台湾、海南及四川盆地外。灾害特点：降温辐度大、风力强、影响范围广、出现降温、大风、暴雪、冰害等灾害性天气。寒潮的利：冻杀害虫；大雪缓解春旱 12、地震: 形成原因：位于板块的交界处，地壳活动剧烈。减轻灾害的措施：积极开展防灾、减灾的宣传教育，提高公众的环保和减灾意识；建立灾害监测预报体系；加强地质灾害的管理，建立健全减灾工作的政策法规体系；提高建筑物的抗震强度；加强国际合作等。 13、西南地区地质灾害严重形成原因： 1）自然原因：山区面积广大，岩石破碎，风化严重；干湿季分明、暴雨集中；（2）人为原因：对植被的破坏。治理措施：恢复植被 14、河流的治理措施上游：治理原则是调洪，做法是修水库、植树造林；中游：治理原则是分洪、蓄洪，做法是修水库，修建分洪、蓄洪工程；下游：治理原则是泄洪、束水，做法是加固大堤，清淤疏浚河道，开挖河道。 15、河流洪涝灾害的成因分析自然原因（主要从三个方面考虑：水文特征、气候特征）人为原因（主要从两个方面考虑：植被破坏、围湖造田）。例如，长江洪灾的原因：（一）自然原因： 1.水系特征：（1）流域广，支流多；（2）中上游植被破坏严重，含沙量增大；（3）中下游多为平原，河道弯曲，水流缓慢，水流不畅。

数字集成电路总结

数字集成电路基础学习总结

第一章数字电子技术概念 1.1 数字电子技术和模拟电子技术的区别模拟信号：在时间上和数值上均作连续变化的电路信号。数字信号：表示数字量的信号，一般来说数字信号是在两个稳定状态之间作阶跃式变化的信号，它有电位型和脉冲型两种表达形式：用高低不同的电位信号表示数字“1”和“0”是电位型表示法；拥有无脉冲表示数字“1”和“0”是脉冲型表示法。数字电路包括：脉冲电路、数字逻辑电路。数字电路的特点：1）小、轻、功耗低2）抗干扰力强3）精度高按电路组成的结构可分立元件电路集成电路数数字电路分类小规模按集成度的大小来分中规模大规模超大规模双极型电路按构成电路的半导体器件来分单极型电路组合逻辑电路按电路有记忆功能来分 1.2 1.3 三极管：是一种三极（发射极E、基极B(发射结、集电结)半导体器件，他有NPN和PNP两种，可工作在截止、放大、饱和三种工作状态。电流公式：I(E)=I(B)+I(C) 放大状态：I(C)=βI(B) 饱和状态：I(C)< βI(B) 1.4 数制，两要素基数权二进制，十进制，十六进制之间的转换：二进制转换成十进制：二进制可按权相加法转化成十进制。十进制转换成二进制：任何十进制数正数的整数部分均可用除2取余法转换成二进制数。二进制转化成八进制：三位一组分组转换。二进制转换成十六进制：四位一组分组转换。八进制转换成十六进制：以二进制为桥梁进行转换。 1.5 码制十进制数的代码表示法常用以下几种：8421BCD码、5421BCD码、余3BCD码。 8421BCD码+0011=5421BCD码第二章逻辑代数基础及基本逻辑门电路

数字集成电路教学大纲

《数字集成电路》课程教学大纲课程代码：060341001 课程英文名称：digital integrated circuits 课程总学时：48 讲课：44 实验：4 上机：0 适用专业：电子科学与技术大纲编写（修订）时间：2017.05 一、大纲使用说明（一）课程的地位及教学目标数字集成电路是为电子科学与技术专业开设的学位课，该课程为必修专业课。课程主要讲授CMOS数字集成电路基本单元的结构、电气特性、时序和功耗特性，以及数字集成电路的设计与验证方法、EDA前端流程等。在讲授基本理论的同时，重在培养学生的设计思维以及解决实际问题的能力。通过本课程的学习，学生将达到以下要求： 1．掌握CMOS工艺下数字集成电路基本单元的功能、结构、特性； 2．掌握基于HDL设计建模与仿真、逻辑综合、时序分析；熟悉Spice模型； 3．具备将自然语言描述的问题转换为逻辑描述的能力； 4. 具有解决实际应用问题的能力。（二）知识、能力及技能方面的基本要求 1.基本知识：CMOS数字集成电路设计方法与流程；CMOS逻辑器件的静态、动态特性和Spice 模型；数字集成电路的时序以及互连线问题；半导体存储器的种类与性能；数字集成电路低功耗解决方法以及输入输出电路；数字集成电路的仿真与逻辑综合。 2.基本理论和方法：在掌握静态和动态CMOS逻辑器件特性基础上，理解CMOS数字集成电路的特性和工作原理；掌握真值表、流程图/状态机、时序图的分析方法和逻辑设计的基本思想。 3.基本技能:掌握器件与系统的建模仿真方法；具备逻辑描述、逻辑与时序电路设计能力；熟悉电路验证与综合软件工具。（三）实施说明 1．教学方法：课堂讲授中要重点对基础概念、基本方法和设计思路的讲解；采用启发式教学，培养学生思考问题、分析问题和解决问题的能力；引导和鼓励学生通过实践和自学获取知识，培养学生的自学能力；增加习题和讨论课，并在一定范围内学生讲解，调动学生学习的主观能动性；注意培养学生提高利用网络资源、参照设计规范及芯片手册等技术资料的能力。讲课要联系实际并注重培养学生的创新能力。 2．教学手段：本课程属于技术基础课，在教学中采用电子教案、CAI课件及多媒体教学系统等先进教学手段，以确保在有限的学时内，全面、高质量地完成课程教学任务。 3．计算机辅助设计：要求学生采用电路建模语言（SPICE/HDL）和仿真模拟工具软件进行电路分析与设计验证；采用逻辑综合工具软件进行电路综合；采用时序分析工具进行时序验证。（四）对先修课的要求本课程主要的先修课程有：大学物理、电路、线性电子线路、脉冲与逻辑电路、EDA技术与FPGA应用、微机原理及应用，以及相关的课程实验、课程设计。（五）对习题课、实践环节的要求 1．对重点、难点章节（如：MOS反相器静态特性/开关特性和体效应、组合与时序MOS电路、动态逻辑电路、数字集成电路建模与仿真验证、数字集成电路逻辑综合）应安排习题课，例题的选择以培养学生消化和巩固所学知识，用以解决实际问题为目的。 2．课后作业要少而精，内容要多样化，作业题内容必须包括基本概念、基本理论及分析设

数字集成电路必备考前复习总结

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论 1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况 2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本 Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog）综合版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：可以相互转化 .db（不可读）.lib（可读）加了功耗信息

常用数字集成电路管脚排列及逻辑符号

常用数字集成电路管脚排列及逻辑符号
图 D-1 74LS00 四 2 输入与非门
图 D-2 74LS01 四 2 输入与非门（OC）
图 D-3 74LS02 四 2 输入或非门
图 D-4 74LS04 六反相器
图 D-5 74LS08 四 2 输入与门
图 D-6 74LS10 三 3 输入与非门
图 D-7 74LS20 双 4 输入与非门
图 D-8
R
74LS32 四 2 输入或门
S
Q
S R Q
R Q S
R
S
Q
图 D-9 74LS54 4 路 2-2-2-2 输入与或非门
图 D-10 74LS74 双上升沿 D 型触发器
图 D-11 74LS86 四 2 输入异或门
图 D-12
74LS112 双下降沿 J-K 触发器

图 D-13 74LS126 四总线缓冲器
图 D-14
74LS138 3 线-8 线译码器
图 D-15 74LS148 8 线-3 线优先编码器
图 D-16 74LS151 8 选 1 数据选择器
图 D-17 74LS153 双 4 选 1 数据选择器
图 D-18 74LS161 4 位二进制同步计数器
图 D-19 74LS194 4 位双向移位寄存器
图 D-20 74LS196 二-五-十进制计数器
图 D-21 74LS283 4 位二进制超前进位全加器
图 D-22
74LS290 二-五-十进制计数器
图 D-23
CD4011B 四 2 输入与非门
图 D-24 CD4081 四 2 输入与门

《数字集成电路基础》试题D

《数字集成电路基础》试题D （考试时间：120分钟）班级：姓名：学号：成绩：一、填空题（共30分） 1. 当PN 结外加正向电压时，PN 结中的多子＿＿＿＿＿＿形成较大的正向电流。 2. NPN 型晶体三极管工作在饱和状态时，其发射结和集电结的外加电压分别处于＿＿＿＿＿＿偏置和＿＿＿＿＿＿＿偏置。 3. 逻辑变量的异或表达式为：_____________________B A =⊕。 4. 二进制数A=1011010；B=10111，则A -B=＿＿＿＿＿＿＿。 5. 组合电路没有＿＿＿＿＿＿功能，因此，它是由＿＿＿＿＿＿组成。 6. 同步RS 触发器的特性方程为：Q n+1 =＿＿＿＿＿＿,其约束方程为：＿＿＿＿＿＿。 7. 将BCD 码翻译成十个对应输出信号的电路称为＿＿＿＿＿＿＿＿，它有＿＿＿个输入端，＿＿＿＿输出端。 8. 下图所示电路中，Y 1 Y 3 ＝＿＿＿＿＿＿。二、选择题(共 20分) 1. 四个触发器组成的环行计数器最多有＿＿＿＿个有效状态。 A.4 B. 6 C. 8 D. 16 2. 逻辑函数D C B A F +=，其对偶函数F * 为＿＿＿＿＿＿＿＿。 A ．( )()D C B A ++ B. ()()D C B A ++ C. ()()D C B A ++ 3. 用8421码表示的十进制数65，可以写成＿＿＿＿＿＿。 A ．65 B. [1000001]BCD C. [01100101]BCD D. [1000001]2 1 A B 3

4. 用卡诺图化简逻辑函数时，若每个方格群尽可能选大，则在化简后的最简表达式中。 A ．与项的个数少 B . 每个与项中含有的变量个数少 C . 化简结果具有唯一性 5. 已知某电路的真值表如下，该电路的逻辑表达式为。 A ．C Y = B. A B C Y = C ．C AB Y += D ．C C B Y += 三、化简下列逻辑函数，写出最简与或表达式：（共20分） 1．证明等式:AB B A B A B A +?=+ 2． Y 2＝Σm （0，1，2，3，4，5，8，10，11，12） 3． Y 3＝ABC C AB C B A C B A +++? 四、分析设计题 (共 30分)

知识问答题库

知识问答题库题库一 1、网络用语中，用哪两个相同的字母称呼男孩子？GG 2、通常衣服上会用哪个字母表示“小号”的衣服？S 3、“京巴”“泰迪”都是哪一种动物的种类名称？狗 4、罗马数字中的“Ⅶ”代表哪个阿拉伯数字？7 5、中国少年先锋队的制度中三道杠的负责人称为大队长，两道杠的负责人称之为什么？中队长 6、在旧人教版英语课文的文本中有一对来自美国的可爱双胞胎姐妹，她们分别是lucy 和谁？Lily 7、歌词“吹个泡泡你还没到，真希望天突然下冰雹”是出自梁咏琪的哪首歌曲？《口香糖》 8、歌词“我的小时候吵闹任性的时候，我的外婆总会唱歌哄我”出自孙燕姿演唱的哪首歌曲？《天黑黑》 9、清朝同治皇帝即位后出现的“两宫皇太后垂帘听政”现象是指的哪两位皇太后？慈禧、慈安 10、公车上书是哪位皇帝在位期间康有为发起的联名上书运动？光绪 11、2006年正式宣布退役，现任中国女子乒乓球队教练的是哪位著名运动员？孔令辉 12、2012年伦敦奥运会上为男子自由体操摘得冠军也获得了其个人第五枚奥运金牌的是哪位运动员？邹凯 13、断手足、去眼、烷耳、饮暗药是源自吕后用来对付戚夫人的哪一种酷刑？人彘 14、哪一位丞相建议秦始皇“焚书坑儒”？李斯 15、《红处方》是哪位著名女作家的代表作？毕淑敏 16、美国作家鲍姆创作的多萝西的历险故事，有“美国的《西游记》”之称的是哪本书？《绿野仙踪》 17、生活中我们常喝的铝制听装饮料又俗称为什么罐？易拉罐 18、我国企业对所售商品实行的“三包政策”指的是“包修”、“包换”和什么？包退 19、1912年元旦，孙中山在江苏省哪个城市就认中华民国临时大总统宣告中华民国成立？南京

典型件结合知识点问答

典型件结合知识点问答 1、光滑圆柱结合精度设计应从哪几方面开始？答：圆柱结合的精度设计实际上就是公差与配合的选用，圆柱结合的精度设计包括配合制、公差等级及配合的选用。 1）配合制的选择基孔制和基轴制是两种平行的配合制。基孔制配合能满足要求的，用同一偏差代号按基轴制形成的配合，也能满足使用要求。所以，配合制的选择与功能要求无关，主要是考虑加工的经济性和结构的合理性。从制造加工方面考虑，两种基准制适用的场合不同；从加工工艺的角度来看，对应用最广泛的中小直径尺寸的孔，通常采用定尺寸刀具（如钻头、铰刀、拉刀等）加工和定尺寸量具（如塞规、心轴等）检验。而一种规格的定尺寸刀具和量具，只能满足一种孔公差带的需要。对于轴的加工和检验，一种通用的外尺寸量具，也能方便地对多种轴的公差带进行检验。由此可见：对于中小尺寸的配合，应尽量采用基孔制配合。当孔的尺寸增大到一定的程度，采用定尺寸的刀具和量具来制造，将逐渐变得不方便也不经济。这时如都用通用工具制造孔和轴，则选择哪种基准制都一样。标准规定：应优先选用基孔制。下列特殊情况下，由于结构和工艺的影响，采用基轴制更为合理：（1）用冷拉光轴作轴时。冷拉圆型材，其尺寸公差可达IT7～IT9，能够满足农业机械、纺织机械上的轴颈精度要求，在这种情况下采用基轴制，可免去轴的加工。（2）采用标准件时。例：滚动轴承为标准件，它的内圈与轴颈配合无疑应是基孔制，而外圈与外壳孔的配合应是基轴制。（3）一轴与多孔相配合，且配合性质要求不同时。 2）公差等级的选择公差等级选择的基本原则是：在满足使用性能的前提下，尽量选择较低的精度等级。（1）应遵循工艺等价的原则，即相互结合的零件，其加工的难易程度应基本相当。（2）相配合的零、部件的精度应相匹配。如：与齿轮孔相配合的轴的精度就受齿轮精度的制约；与滚动轴承相配合的外壳孔和轴的精度应当与滚动轴承的精度相匹配。（3）过盈、过渡和较紧的间隙配合，精度等级不能太低。一般孔的公差等级应不低于IT8级，轴的不低于IT7级。这是因为公差等级过低，使过盈配合的最大过盈过大，材料容易受到损坏；使过渡配合不能保证相配的孔、轴既装卸方便又能实现定心的要求；使间隙配合产生较大的间隙，不能满足较紧配合的要求。（4）在非配合制的配合中，当配合精度要求不高，为降低成本，允许相配合零件的公差等级相差2～3级，。 3）配合种类的选择配合种类的选择主要就是根据零件的功能要求，确定配合的类型及非配合制的基本偏差代号。选择的基本方法还是类比法、计算法和试验法三种。类比法是选择配合种类的主要方法。应用类比法选择时，要考虑以下因素：（1）配合件的工作情况选择配合的类型时，应考虑配合件间有无相对运动、定心精度高低、配合件受力情况、装配情况等。（2）各种基本偏差形成配合的特点间隙配合有A～H（a～h）共十一种，其特点是利用间隙贮存润滑油及补偿温度变形、安装误差、弹性变形等所引起的误差。生产中应用广泛，不仅用于运动配合，加紧固件后也可用于传递力矩。不同基本偏差代号与基准孔（或基准轴）分别形成不同间隙的配合。主要

各种集成电路介绍

第一节三端稳压IC 电子产品中常见到的三端稳压集成电路有正电压输出的78××系列和负电压输出的79××系列。故名思义，三端IC是指这种稳压用的集成电路只有三条引脚输出，分别是输入端、接地端和输出端。它的样子象是普通的三极管，TO-220的标准封装，也有9013样子的TO-92封装。用78/79系列三端稳压IC来组成稳压电源所需的外围元件极少，电路内部还有过流、过热及调整管的保护电路，使用起来可靠、方便，而且价格便宜。该系列集成稳压IC型号中的78或79后面的数字代表该三端集成稳压电路的输出电压，如7806表示输出电压为正6V，7909表示输出电压为负9V。 78/79系列三端稳压IC有很多电子厂家生产，80年代就有了，通常前缀为生产厂家的代号，如TA7805是东芝的产品，AN7909是松下的产品。（点击这里，查看有关看前缀识别集成电路的知识）有时在数字78或79后面还有一个M或L，如78M12或79L24，用来区别输出电流和封装形式等，其中78L调系列的最大输出电流为100mA，78M系列最大输出电流为1A，78系列最大输出电流为1．5A。它的封装也有多种，详见图。塑料封装的稳压电路具有安装容易、价格低廉等优点，因此用得比较多。79系列除了输出电压为负。引出脚排列不同以外，命名方法、外形等均与78系列的相同。因为三端固定集成稳压电路的使用方便，电子制作中经常采用，可以用来改装分立元件的稳压电源，也经常用作电子设备的工作电源。电路图如图所示。注意三端集成稳压电路的输入、输出和接地端绝不能接错，不然容易烧坏。一般三端集成稳压电路的最小输入、输出电压差约为2V，否则不能输出稳定的电压，一般应使电压差保持在4-5V，即经变压器变压，二极管整流，电容器滤波后的电压应比稳压值高一些。在实际应用中，应在三端集成稳压电路上安装足够大的散热器（当然小功率的条件下不用）。当稳压管温度过高时，稳压性能将变差，甚至损坏。当制作中需要一个能输出1．5A以上电流的稳压电源，通常采用几块三端稳压电路并联起来，使其最大输出电流为N个1．5A，但应用时需注意：并联使用的集成稳压电路应采用同一厂家、同一批号的产品，以保证参数的一致。另外在输出电流上留有一定的余量，以避免个别集成稳压电路失效时导致其他电路的连锁烧毁。第二节语音集成电路电子制作中经常用到音乐集成电路和语言集成电路，一般称为语言片和音乐片。它们一般都是软包封，即芯片直接用黑胶封装在一小块电路板上。语音IC一般还需要少量外围元件才能工作，它们可直接焊到这块电路板上。

的采矿问答知识点

1.煤田：指含煤地层比较连续或不连续、在同一成矿条件下形成的、一般分布范围较广的产煤地。有的煤田只有一层或几层煤层，有的有数十层煤层。 2.夹矸：煤层中有时含有厚度小于的沉积岩夹层，称之为夹矸 3.煤层倾角：煤层层面与水平面所夹的两面角 4.煤层厚度：煤层顶底板之间的法线距离 5.煤层稳定性：指煤层形态、厚度、结构和可采性的变化程度 6.井田：指采矿工程中按地质条件和开采技术水平划定的由一个矿井开采的范围 7.阶段：指在井田范围内平行走向按一定标高划分的一部分井田 8.水平：将布置有井底车场的阶段运输大巷且担负全阶段运输任务的水平，称为“开采水平”，也简称“水平” 9.开切眼：在采区走向边界出的煤层中开掘的连通区段运输平巷和区段回风平巷的斜巷 10.矿井井巷：为进行采矿而在地下开掘的各种巷道的硐室的总称 11.石门：指在岩层中开凿的、不直通地面、与煤层走向垂直或大角度斜交的岩石平巷 12.硐室：指具有专门用途、在井下开凿和建造的断面较大且长度较短的空间构筑物，如绞车房、水泵房、变电所和煤仓等 13.矿井生产系统：指由完成特定功能的设施、设备、构筑物、路线和井巷组成的总称。矿井生产系统由矿井的运煤、通风、运料、排矸、排水、动力供应、通信、检测等子

14.矿井设计生产能力：指矿井设计中规定的单位时间采出的煤炭数量，一般以“Mt/a” 表示 15.井型：指根据矿井设计生产能力的不同而划分的矿井类型 16.阶段：指在井田范围内平行走向按一定标高划分的一部分井田。 17.采区：在阶段内沿走向把阶段划分为若干个具有独立生产系统的开采区段，每一个开采区段称为一个采区 18.分带：在阶段内沿煤层走向把阶段划分为若干个适合布置采煤工作面的长条，每一个长条叫做一个分带 a)带区：由相邻较近的若干分带组成，并具有独立生产系统的开采区域，叫做带区 19.盘区：在近水平煤层条件下，在大巷两侧将井田划分为若干具有独立生产系统的开采区段，每一个块段称为一个盘区，盘区即近水平煤层开采的采区 20.采煤工艺：采煤工作面采出煤炭的过程和工作习惯上称为回采。采煤工艺，是指采煤工作面各工序所用方法、设备及其在时间、空间上的相互配合，又称回采工艺。 21.采煤方法：指采煤工艺与回采巷道布置及其在时间上、空间上的相互配合。 22.及时支护：采煤机割煤后，先移架，后推移输送机。 23.滞后支护：采煤机割煤后，先推移输送机，后移架。 24.综采：用机械方法破煤和装煤、输送机运煤和自移式液压支架支护顶板的采煤工艺，