FSk频移键控论文

第一章通信实验箱概述

1.1引言

我们正处在信息技术蓬勃发展的时代。以微电子、通信、计算机为代表的信息产业的发展引起了社会经济乃至人们生活方式的深刻变化。现代通信技术的发展日新月异，而且正在迅速地向各个领域渗透。特别是通信技术与计算机技术的结合，正在以前所未有的力度促进通信网、计算机网和综合业务网的发展。这就要求人们能了解和掌握现代通信的基本原理和技术，以面对信息社会所带来的各种挑战。

“现代通信原理”课程是一门理论性和实践性都很强的课程，而且理论比较难以理解．针对这个特点，在教学中理论联系实际，一般的学校都会采用购买通信教学实验箱，不过实验箱都很贵，而且容易出故障。如果要是实验箱一有故障就报废的话，那样既花费很多的申请报批时间，又浪费了大量的资金。所以我们想对实验箱进行电路分析，研究。对一些出现简单故障的实验箱进行维修，同时给出电路改进意见。

一、移频健控（FSK）概述

移频健控（Frequency Shift Keying），或称数字频率调制，是数字特性中使用较早的一种调制方式。数字频率调制的基本原理是利用载波的频率变化来传递数字信息。在数字通信系统中，这种频率的变化不是连续的而是离散的，例如，在二进制数字频率调制系统中，用两个不同的载频来传递数字信息。

FSK广泛应用于低速数据传输设备中，根据国际电信联盟（ITU-T）的建议，传输速率为1200波特以下的设备一般采用FSK方式传输数据。

FSK具有调制方法简单易于实现、解调不需要恢复本地载波、可以异步传输、抗噪声和抗衰落性能较强等特点。由于这些原因，FSK是在模拟电话线上用来传输数据的低速、低成本异步调制解调器的一种主要调制方式。

在一个FSK系统中，发端把基带信号的变化转换成对应的载波频率的变化，而在收端则完成与发端相反的转换，将载波频率的变化转变为基带信号的变化。由于FSK信号在信道中传输的是两个载频的切换，那么其频谱是否就是这两个载波的线谱呢？或者说信道的频带只是这两个载频之差就够了呢？答案是否定的。

设FSK的两个载频为f1和f2，其中心载频为f0=(f1+f2)/2；又设基带信号的速率为f s，这样，经过分析，FSK的频谱如图5.1所示。图5.1中曲线A对应的f1=f0+f s，f2=f0-f s，曲线B对应的f1=f0+0.4f s，f2=f0-0.4f s。

f0f0+f s f0+2f s

f0-2f s f0-f s

图5.1 相位不连续FSK信号的频谱示意图

因为FSK属于频率调制，通常可定义其移频健控指数为

h=|f1-f0|Ts=|f1-f0|/f s

显然，h与模拟调频信号的调频指数的性质是一样的，其大小对已调波带宽有很大的影响。当h<1时，2FSK信号的功率谱与2ASK信号的极为相似，呈单峰；当h>>1时，2FSK 信号的功率谱呈双峰状，此时，信号的带宽近似为

B2FSK=|f1-f0|+2f s=(2+h)f s(Hz)

实现数字频率调制(FSK)的方法很多,总概括起来有两类:直接调频法和移频健控法。由于移频健控法产生的2FSK信号为两个彼此独立的载波振荡器输出信号之和，在二进制码元状态转换（0→1或1→0）时刻，2FSK信号的相位通常是不连续的，这会不利于已调信号功率谱旁瓣分量的收敛。直接调频法产生2FSK信号，已调信号出自同一个振荡器，信号相位在载频变化时始终是连续的，这将有利于已调信号功率谱旁瓣分量的收敛，使信号功率更集中于信号带宽内。

数字频率调制（FSK）的解调一般有三种方法：鉴频法、过零检测法和差分鉴波法。

本实验为传输600波特基带信号的FSK实验，采用改变分频链、分频比来实现移频键控。收端采用过零检测恢复基带信号，并从恢复的基带信号中直接提取码元定时信号。

而PSK根据数字基带信号的两个电平使载波相位在两个不同的数值之间切换的一种相位调制方法。

产生PSK信号的两种方法：

1)、调相法：将基带数字信号（双极性）与载波信号直接相乘的方法：

2)、选择法：用数字基带信号去对相位相差180度的两个载波进行选择。

两个载波相位通常相差180度，此时称为反向键控（PSK）。

S PSK =AS DIG (T)COS(W 0 T+O 0 ) 式中：S DIG (T)=1或-1

l 解调方法：只能采用相干解调。

l 类型：二进制相移键控（2PSK)，多进制相移键控（MPSK)。

第二章实验箱电路分析

2.1频移（fsk）键控实验

二、实现原理和电路说明

本实验采用移频健控法，它便于用数字集成电路来实现。本实验采用过零检测法解调2FSK信号。

目前，低速率的移频健控调制解调器有专用的集成电路，例如MOTOROLA公司的MC6800、NE564等。本实验为帮助学生理解移频健控调制、解调的基本原理，采用小规模集成电路来实现调制、解调。

实验电路分成FSK发送部分（调制）和FSK接收（解调）两部分（合装在一个实验架上）。左边为FSK发送部分，包括：方波源、分频器、M序列发生器、调制器、驱动器等；右边为FSK接收部分，包括过零检测、判决、位同步、码再生等。FSK发送部分和接收部分的方框图如图5.2和图5.3所示。

图 5.2 2FSK发送部分

收码：

M序列

图5.3 FSK接收部分

下面介绍该实验系统的各主要组成部分。

（一）方波源

方波源为一多谐振荡器，以提供FSK的载波和信码定时信号，振荡频率为11800Hz，用W1微调频率。

（二）M序列发生器

M序列发生器由四级移位寄存器组成，形成长度为24-1＝15的随机序列，充当信码，其信码定时是方波源输出信号经20分频得到，码率约为600bit/s。

（三）调制器

调制器为全数字的可变分频比的分频链，其逻辑图如图5.5所示。从图中可以看出，信码为“1”时，分频链作4分频，即输出频率为2950Hz；信码为“0”时，分频链作8分频，输出频率为1475Hz。

图5.5 FSK调制器逻辑框图

由于这里的输出为对称方波，所含频率成分较丰富，即要占据较宽的信道频带，在实际工程中为节省频带，在信号送入信道前，只取基频分量就可以了，所以在调制器后接有一带通滤波器，中心频率为2212.5Hz，（其带宽为多少作为思考题）。这样，在发送部分的输出端，就得到相对于“1”和“0”码的2950Hz和1475Hz的正弦波。但是，如果带通的中心频率发生偏移或者带通的通带特性不平，都会给输出的FSK信号带来寄生调幅，应尽量使之减小。

（四）过零检测

FSK信号的解调是用过零检测的方法实现的，其原理如图5.6所示。

在实验接收端对

大家知道，数字调频波的过零点随载频而异，如本实验，信码为“1”时，载频为2950Hz，过零点为5900个；信码为“0”，载频为1475Hz，过零点为2950个，因此检测出过零点数就可以得到关于输入信号频率差异的信息，这就是过零检测的基本思路。

输入信号a经限幅后产生矩形波序列b，经微分c，整流就形成与频率变化相对应的脉冲序列d，这个序列就代表着调频波的过零点。将其变换成具有一定宽度的矩形波e，并经过低通滤波器滤除高次谐波，使能得到对应与原数字信号的基带脉冲信号。

（五）位同步

在数字接收设备的接收端，位同步是为码的再生所必需的。在数字通信中，常常是不发送导频或位同步信号的，这就必须直接从数字信号中提取位同步。本实验就采用这种直接从数字信号中滤波提取位同步的方法，其原理如图框图如图5.7所示。

图5.7 滤波法提取位同步信号

我们知道，一个不归零（NRZ）的随机二进制序列是不能直接从该序列中滤出位同步信号的，但是，若对该信号进行某种变换，例如变成归零码后，则该序列中就有fs=1/Ts的位同步分量，经一个窄带滤波器，就可以滤出此信号分量，再整形成方波，再作相位调整（移相器或延迟），就形成了位同步脉冲。

（六）码再生

从过零检测低通滤波、整形后输出的信号，必须经过码再生电路才能恢复出和发端相同的非归零（NRZ）信码。码再生电路仅用一比较器对解调获得的基带信号进行零电平判决，再由一触发器对判决信号进行抽样定位，如图5.8所示。所不同的是，这种码元定时是由位同步提供的，这样，解调、同步和码再生就组成了一个较完整的数字通信接收系统。

图5.8

码再生电路

（七）有源滤波器

在收端，无论是过零检测中的低通，或者是位同步恢复中的带通，工作频率都很低，低通滤波器的截至频率为300Hz ，带通滤波器的中心频率也为600Hz ，而且都要求过渡带很窄，这样用LC 无源滤波器就遇到元件取值很大、阶数很多而显得笨重。无源RC

滤波器也会遇到传输系数太小和过渡带不易做到很窄等这样一些矛盾。近年来发展起来的RC 有源滤波器是克服这些矛盾的一个有效方法。

1．有源低通滤波器

用于检测基带信号的有源低通滤波器如图5.9所示。

图5.9 用于检测基带信号的有源低通滤波器

图中R1C1、R2C2、R3C3组成三阶RC 滤波器，R5、R6决定了放大器的增益，R4为偏置电阻，R7、C4是频率补偿元件。这样一个低通滤波器，不但可获得很窄的过渡带，而且传输系数可通过调整R5、R6而使其大于1，RC 的选择也比较简便。

2．有源带通滤波器

从图5.9可知，有源滤波器是由RC 滤波器和有源运放组成，选用具有带通特性的RC 滤波器就可以组成有源带通滤波器。有源带通特性的RC 网络有：RC 并联网络、单T 网络和双T 网络。其中双T 网络的Q 特性很高、特性最好，可以组成通常很窄的带通滤波器。但它有一个缺点，在w ＝w0附近，相位有－90到＋90的跳变，这要求元件要非常稳定，否则，滤波器就可能变成振荡器，为此，在本实验中，我们选用单T 网络作为滤波网络，其电路如图5.10所示。

图5.10 有源带通滤波器

2.2移相键控（PSK）实验

（一）调制部分

本试验系统的2PSK调制系统的方框图如图6.1所示。为了模拟实际的数字调制系统，本实验的调制和解调基本上由数字电路构成，采用相位健控法产生PSK信号。数字电路具有变换速度快、解调测试方便等优点。为了实验过程中观察方便，实验系统的载波选为5MHz，M序列码元速率为1MHz，这样码元定时与载波的关系是同步的，便于清晰观察码元变化时对应调制载波的相位变化。实际的系统也可以是异步的。电路原理图示于本章后，下面分几部分说明。

图6.1 2PSK调制部分框图

1．相对相移和绝对相移

移相健控（PSK）分为绝对移相和相对移相两种。以未调载波的相位作为基准的相位调制叫做绝对移相。以二进制调相为例：取码元为“1”时，调制后载波与未调波同相；取码元“0”时，调制后载波与未调载波反相，“1”和“0”时调制后载波相位差180°。绝对移相键控（2PSK）的波形如图6.2所示。

t

t

t

U(t)

U

c

(t)

S(t)

基带

信号

未调

载波

绝对

移相

图6.2 绝对移相波形示意图

在相干解调（同步解调）的PSK系统中，由于收端载波恢复存在相位模糊问题，即恢复的载波可能与未调载波同相，也可能反相，以至使解调后的信码出现“0”、“1”倒置，发送为“1”码，解调后得到“0”码；发送“0”码，解调后得到“1”码。这是我们所不希望的。为了克服这个现象，人们提出了相对移相方式。

相对移相的调制规律是：每一个码元的载波相位不是以固定的未调载波相位作为基准的，而是以相邻的前一个码元的载波相位来确定其相位的取值。例如，当某一个码元取“1”时，它的载波相位与前一个码元的载波同相；码元取“0”时，它的载波相位与前一个码元的载波反相。相对移相键控（2DPSK）信号的波形如图6.3所示。

U(t)

基带

信号

S(t)

相对

调相

t

t

图6.3 相对调相的波形示意图

一般情况下，相对移相可以通过对信码进行变换和绝对移相来实现。将信码经过差分编码变换成新的码组――相对码，再利用相对码对载波进行绝对移相，使输出的已调载波相位满足相对移相的相位关系。

设绝对码为｛a i ｝，相对码为｛b i ｝，则二相编码的逻辑关系为：

1-⊕=i i i b a b

（1）

差分编码的功能可由一个模二和电路和一级移位寄存器组成。

调相电路可由模拟相乘器实现，也可由数字电路实现。实验中的调相电路是由数字选择器（74LS153）完成的，当2脚和14脚同时为高电平时，7脚输出与3脚输入的0相载波相同；当2脚和14脚同时为低电平时，7脚输出与6脚输入的π相载波相同。这样就完成了差分信码对载波的相位调制。图6.4示出绝对码转换成相对码，再绝对调相产生2DPSK 信号的示意图。

差分编码器

图6.4 绝对码实现相对移相的原理方框图

对于差分编码，在接收端解调部分有一个差分译码器，差分译码的逻辑为：

1-⊕=i i i b b c （2）

将（1）代入（2）得

11--⊕⊕=i i i i b b a c ＝i i a a =⊕0

这样，经差分译码后就恢复了原始的发码序列。

2． M 序列发生器

实际的数字基带信号是随机的，为了实验和测试方便，一般都是用M 序列发生器产生一个伪随机序列来充当数字基带信号源。按照本原多项式1)(3

5

++=x x x f 组成的5级线

性移位寄存器，就可以得到32位码长的M序列。码元定时与载波的关系可以是同步的，以便清晰观察码元变化时对应调制载波的相位变化；也可以是异步的，因为实际的系统都是异步的。

3．数字调相器的主要指标

在设计与调整一个数字调相器时，主要考虑的性能指标是调相误差和寄生调幅。

（1）调相误差

由于电路不理想，往往引进附加的相移，使调相器输出信号的载波相位取值为0°及180°＋△Ф，我们把这个偏移的相角△Ф成为相位误差。调相器的调相误差相当于损失了有用的信号能量。

（2）寄生调幅

理想的二相相位调制器，其输出的信号的幅度应保持不变，即没有相位调制而没有附加的幅度调制。但由于调制器的特性不均匀及脉冲高低电平的影响，使得“0”和“1”码的输出幅度不等。

（二）解调部分

本实验的2PSK系统的解调部分的方框图如图6.5所示，其具体原理图见本章后所附。

图6.5 2DPSK解调部分框图

绝大多数二相PSK信号采用对称的移相键控，因而在码元1、0等概条件下都是抑制载波的，即在调制信号的频谱中不含载波线谱，这样就无法用窄带滤波器从调制信号中直接提取参考相位载波。对PSK而言，只要用某种非线性处理方法去掉相位调制，就能产生与载波有一定关系的分量，恢复出同步解调所需的参考相位载波，实现对抑制调的载波的跟踪。

从PSK信号中提取载波的常用方法是采用载波跟踪锁相环，如平方环，同相正交环（科斯塔斯Costas环）、逆调制环和判决反馈环等，这几种锁相环的性能特点列于表1中。

表1 几种锁相环的性能特点

1．同相正交环

本实验采用同相正交环，又称科斯塔斯（Costas ）环，其原理框图如图6.5中的虚线框内所示。在这种环路里，误差信号是由两个鉴相器提供的。压控振荡器（VCO ）给出两路互相正交的载波到鉴相器输入的2DPSK 信号经鉴相后再由低通滤波器滤除载波频率以上的高频分量，得到基带信号Ud1、Ud2，这时的基带信号包含有码元信号，无法对压控振荡器（VCO ）进行控制。将Ud1和Ud2经过模拟相乘器相乘，就可以去掉码元信息，得到反映VCO 输出信号与输入载波间相位差的控制电压。

压控振荡器（VCO ）是锁相环的关键部件，它的频率调节和压控灵敏度决定了锁相环的跟踪性能。实验电路采用一种集成电路的压控振荡器74S124，集成片配以简单的外部元件并加以适当调整，即可得到满意的结果。如图6.6所示。

V f

Cext

图6.6 IC －VCO 使用实例

集成片的每一个振荡器都有两个电压控制器，V r （14脚）控制频率范围，V f （1脚）用于控制频率范围调节。外接电容器Cext 用于选择振荡器的中心频率。当V r 和V f 取值适当，振荡器的工作正常时，振荡器的频率f 0与C ext 的关系近似为：

Cext f o /1052-?= （4）

单位：f o 为Hz ，C ext 为法拉。

f o 与C ext 的关系曲线如图6.7所示。

当固定C ext 时，V r 与V f 有确定的函数关系。以V r ＝V f ＝2V 时的输出频率f o 为归一化频率单位，由实验数据可画出以V f 为参变量时归一化频率f n 随V r 的变化曲线如图6.8所示。由图6.8的曲线可以看出，随V r 的增大，VCO 的压控灵敏度和线性范围都在增大。选取适当的V r 值和C ext 值，将误差电压经线性变换后充当控制电压V f ，这样就可以由误差电压控制VCO 。当f o ＝10MHz 时，一组典型的实验数据为C ext ＝27.5pF ，V r ＝3.76V ，这时V f 在2.8V 左右移动。

图6.7 频率fo与Cext的关系曲线

图6.8 频率fn随Vr的变化曲线

2．传输畸变和眼图

数字信号经过非理想的传输系统必定会产生畸变，为了衡量这种畸变的严重程度，一般都采用观察眼图的方式。眼图是示波器重复扫描所显示的波形，示波器的输入信号是解调后经过解调后经低通滤波后恢复的未经再生的基带信号，本实验中是测试点“7”的位置，同步信号是位定时。眼图的示意图如图6.9所示。

噪声容限

过零点畸变

斜率：对定时误差的敏感度

图6.9 眼图示意图

第三章

实验箱基本故障

3.1频移（fsk ）键控实验

3.2移相键控（PSK ）实验

第四章 验箱软件方案改进

5.1 VHDL 语言技术

VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language ，诞生于 1982 年。1987 年底，VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言。

VHDL 主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征

的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

5.2 Quartus II软件介绍

Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。

Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。

此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。

Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。

Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。支持MAX7000/MAX3000等乘积项器件

5.3 程序代码

5.3.1 FSK调制程序与仿真波形

library ieee;

use ieee.std_logic_arith.all;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity PL_FSK is

port(clk :in std_logic;

start :in std_logic;

x: in std_logic;

y: out std_logic);

end PL_FSK;

architecture behav of PL_FSK is signal q1:integer range 0 to 11; signal q2:integer range 0 to 3; signal f1,f2: std_logic;

begin

process(clk)

begin

if clk'event and clk='1' then

if start='0' then q1<=0;

elsif q1<=5 then f1<='1';q1<=q1+1; elsif q1=11 then f1<='0';q1<=0; else f1<='0';q1<=q1+1;

end if;

end if;

end process;

process(clk)

begin

if clk'event and clk='1' then

if start='0' then q2<=0;

elsif q2<=0 then f2<='1';q2<=q2+1; elsif q2=1 then f2<='0';q2<=0; else f2<='0';q2<=q2+1;

end if;

end if;

end process;

process(clk,x)

begin

if clk'event and clk='1' then

if x='0' then y<=f1;

else y<=f2;

end if;

end if;

end process;

end behav;

图4.1（a）FSK调制VHDL仿真波形

图4.1（b）FSK调制VHDL仿真波形局部放大图4.2 FSK解调程序与仿真波形

library ieee;

use ieee.std_logic_arith.all;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity PL_FSK2 is

port(clk :in std_logic;

start: in std_logic;

x: in std_logic;

y:out std_logic);

end PL_FSK2;

architecture behav of PL_FSK2 is

signal q:integer range 0 to 11;

signal xx:std_logic;

signal m:integer range 0 to 5;

begin

process(clk)

begin

if clk'event and clk='1' then xx<=x;

if start='0'then q<=0;

elsif q=11 then q<=0;

else q<=q+1;

end if;

end if;

end process;

process(xx,q)

begin

if q=11 then m<=0;

elsif q=10 then

if m<=3 then y<='0';

else y<='1';

end if;

elsif xx'event and xx='1' then m<=m+1;

end if;

end process;

end behav;

图4.2（a）FSK解调VHDL仿真波形

图4.2（b）FSK调制VHDL仿真波形局部放大图结束语致谢

参考文献