锁相环设计基础教学
https://www.wendangku.net/doc/963186580.html, 电子发烧友 https://www.wendangku.net/doc/963186580.html, 电子技术论坛
锁相环基本原理
一个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1，
Ud = Kd (θi –θo) U F = Ud F （s ）
θi θo
图1
一．鉴相器（PD ）
构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。
异或门的逻辑真值表示于表1，图2是逻辑符号图。 表1 图2
从表1可知，如果输入端A 和B 分别送 2π 入占空比为50%的信号波形，则当两者
存在相位差?θ时，输出端F 的波形的 占空比与?θ有关，见图3。将F 输出波 形通过积分器平滑，则积分器输出波形 的平均值，它同样与?θ有关，这样，我 们就可以利用异或门来进行相位到电压 ?θ 的转换，构成相位检出电路。于是经积 图3 分器积分后的平均值（直流分量）为： U
U = Vdd * ?θ/ π (1) Vcc
不同的?θ，有不同的直流分量Vd 。 ?θ与V 的关系可用图4来描述。
从图中可知，两者呈简单线形关 1/2Vcc 系：
Ud = Kd *?θ (2)
1/2π π ?θ Kd 为鉴相灵敏度 图4
F
O o
U K dt
d =θV
P D L PF V CO U i
U o V
A B F
__F = A B + A B F
B A
2． 边沿触发鉴相器 前已述及，异或门相位比较器在使用时要求两个作比较的信号必须是占空比为50%的波形，这就给应用带来了一些不便。而边沿触发鉴相器是通过比较两输入信号的上跳边沿（或下跳边沿）来对信号进行鉴相，对输入信号的占空比不作要求。
二． 压控振荡器（VCO ）
压控振荡器是振荡频率ω0受控制电压U F （t ）控制的振荡器，即是一种电压——频率变换器。VCO 的特性可以用瞬时频率ω0（t ）与控制电压U F （t ）之间的关系曲线来表示。未加控制电压时（但不能认为就是控制直流电压为0，因控制端电压应是直流电压和控制电压的叠加），VCO 的振荡频率，称为自由振荡频率ωom ，或中心频率，在VCO 线性控制范围内，其瞬时角频率可表示为： ωo （t ）= ωom + K 0 U F （t ）
式中，K 0——VCO 控制特性曲线的斜率，常称为VCO 的控制灵敏度，或称压控灵敏度。
三． 环路滤波器
这里仅讨论无源比例积分滤波器如图5。
其传递函数为：
1
)(1
)()()(212+++=
=
τττs s s U s U s K i O F 式中：τ 1 = R1 C τ 2 = R2 C
图5
四． 锁相环的相位模型及传输函数
图6
图6为锁相环的相位模型。要注意一点，锁相环是一个相位反馈系统，在环路中流通的是相位，而不是电压。因此研究锁相环的相位模型就可得环路的完整性能。 由图6可知：
R 1
U 0640
V Kd KF(s)Ko/s i o e A -+
（1） 当A 点断开环路时，锁相环的开环相位传输函数为
K L (S)=
S
s K K K s s F o d i o )
()()(=
θθ （2） 环路闭合时的相位传输函数为 H （S ）)
()
()()(S K K K S S K K K S S F o d F o d i O +=
=
θθ （3） 环路闭合时的相位误差传输函数为 He （S ）=
)
()()()()()(S K K K S S
S S S S S F o d i e i o i +=
=-θθθθθ 当环路滤波器选用无源比例积分滤波器时，经推导可得：
H （S ）=
2
2
2
2
2)2(n
n n n n S S S
K
ωξωωξωω++-
+
式中，2
12
ττω+=
K
n ，τ 1 = R1 C ,τ 2 = R2 C
2ξ=
n ω2
12211
τττττ++
+K ξ=
)1
(21221K
K ++τττ , K = Kd Ko
同样可得：
He(S)=
22
22n
n n
S S S
K S ωξωω+++
ωn 称为系统的固有频率或自然角频率； ξ 称为系统的阻尼系数。
要注意的是上面讨论中的ω指的是输入信号相位的变化角频率，而不是输入信号本身的角频率。如输入信号是调频信号，则ω指的是调制信号的角频率而不是载波的角频率。 五． 锁相环的同步与捕捉
锁相环的输出频率（或VCO 的频率）ωo 能跟踪输入频率ωi 的工作
状态，称为同步状态，在同步状态下，始终有ωo = ωi 。在锁相环保持同步的条件下，输入频率ωi 的最大变化范围，称为同步带宽，用?ωH 表示。超出此范围，环路则失锁。
失锁时，ωo ≠ωi ，如果从两个方向设法改变ωi ，使ωi 向ωo 靠拢，
进而使?ωo =（ωi －ωo ）↓，当?ωo 小到某一数值时，环路则从失锁进入锁定状态。这个使PLL 经过频率牵引最终导致入锁的频率范围称为捕捉带?ωp 。
同步带?ωH ，捕捉带?ωp 和VCO 中心频率ωo 的 关系如图7。
图7
实验原理及步骤
利用CMOS 固有的低功耗、宽工作电源、集成度高等特点，可以设计出性能良好、使用方便的锁相环单片电路。其中CD4046是一种能工作在1MHZ 以下的通用PLL 产品，它广泛应用于通信计算机接口领域。 图8示出CD4046的电路方框功能图。在这个单片集成电路中，内含两个相位
比较器，其中PD1是异或门鉴相器；PD2是边沿触发式鉴相器。另外电路中含有一个VCO ，一个前置放大器A1，一个低通滤波器输出缓冲放大器A2和一个
内部5V 基准稳压管。 从图8可看出，引脚（16）是正电源引入端；（8）脚是负电源端，在用单电源时接地；（6）脚，（7）脚外接电阻C67；（11）脚外接电阻R11和C67决
定了VCO 的自由振荡频率；（12）脚外接电阻R12，它用作确定在控制电压为
零时的最低振荡频率f omin ;(5)脚为VCO 禁止端，当（5）脚加上“1”电平 图8 CD4046原理图
（即V DD ）时，VCO 停止工作，当为“0” 电平（即V SS ）时，VCO 工作；（14）脚是PLL 参考基准输入端；（4）脚是VCO 输出；（3）是比较输入端；（2）和（13）脚分别是PD1和PD2的输出端；（9）脚是VCO 的控制端；（10）是缓冲放大器的输出端；（1）脚和（2）脚配合可
A 1P D1
P D2V CO A 2
+-143
46
71112
5816
213910151
U i V CC 404606040656V 0656P H -
o
V
V
表
做锁定指示；（15）脚是内设5V 基准电压输出端 实验一、PLL 参数测试
一、压控灵敏度K O 的测量
如图9，V （9）从0~9V 每隔1伏测一点，作出f-V(9) 曲线，从曲线求K O 。（K O 的单位是
rad/s.v ）同时测出V （9）=
1/2V DD = 4.5V 时VCO 的频率（即中心频率） 图9 二、鉴相灵敏度K d 的测量。 测量方框如图10，其中LPF
为附录3中的（b ）。由于取
值R 2=100K >> RW 和R2=
R3，则运放的同相增益： 22
32=+=
R R R K A 反相增益 ：12
3
-=-=R R K M 图10
所以运放的输出U A = K A U F + K M U M = 2U F - U W 信号源为—频率连续可调的方波发生器。 实验步骤
1. 用另一块4046（记为4046B ，图9那块记为4046A ）组装一信号源，如图11。
2. 按图10接实验图，注意运放324 和RW 的工作电压为9V 和-5V ，4046 的电压为9V 和OV 。由于实验中的稳 压电源只能提供两路电源，而实际需 要三路，所以应将稳压电源输出分别
调节到+12V 和-5V 。9V 电压由
经三端稳压器7809降压后提供。 图11
3. 断开信号源和4046A 的PD1的连接，调R W ，使4046A 的VCO 的频率为中心频率f O ，同时调信号源的输出频率也为4046A 的中心频率f O 。
4. 连接信号源和4046A 的PD1 ，用双踪示波器观察Ui 、U O ，可观察到两个锁定的方波信号，其相差约为π / 2。
5. 调R W ，观察Ud 波形的变化，用示波器观察Ud 、Ui 、U O ，应能观察到它们符合图3所示的相位关系。
6. 通过用示波器测Ud 的占空比测θe (参考图3)用数字电压表测U F （即U ），θe 从π/6到5π/6，每π/6测一点，作出U F ~ θe 曲线 ，并由曲线求出Kd （单位为V / Rad ）。可调节示波器X 轴扫描速度，让Ud 的一个周期在荧屏上显示整六格，则每格就代表π / 6，这样可以提高测量速度。 三、环路开环增益的测量（K H ）
图12 环路开环增益测量方块图
PD1LPF VCO
U i1U i2
U o o ut 2
o ut 1
V
https://www.wendangku.net/doc/963186580.html, 电子发烧友 https://www.wendangku.net/doc/963186580.html, 电子技术论坛
开环增益即为环路直流总增益K H = Δω/Δθ= Kd K 0 K F （0），式中K F （0）为频率为0时，环路低通滤波器的传递函数，显然当用比例积分滤波器时， K F （0）=1，∴K H = Kd K 0。
实验方块图如图12，注意不用运放，LPF 为附录3中的（b ）。当鉴相器比较两同相信号时，U F = 0，VC0振荡于fmin; 当鉴相器比较两反相信号时，U F = VDD ，VCO 振荡于fmax 。做这实验时应注意是开环。 在理想情况下
K H =Δω/Δθ =2πΔf/Δθ = 2π (fmax - fmin)/π =2(fmax - fmin) 实验中信号源即为图11信号源，其Out1和Out2为倒相信号。
四、同步带、捕捉带测量
实验方块如图13（LPF 为附录3中的（b ））。
图13同步带、捕捉带测量方块图
1. 同步带的测量：调信号源（图11）频率约为４０４６Ａ的中心频率。示波器分别测Ui 和Uo ，并以Ui 作为示波器的触发同步信号，频率计测Ui ，这时示波器可显示两个稳定的波形，即Ui 和Uo 是锁定的。在一定范围内缓慢改变信号源频率，可看到两个波形的频率同时变化，且都保持稳定清晰，这就是跟踪。但当信号源频率远大于（高端）或远小于（低端）４０４６Ａ的中心频率时，Ui 波形还保持稳定清晰，但Uo 不能保持稳定清晰，这就是失锁。记下刚出现失锁时的Ui 频率即高端频率f HH 和低端频率f HL ，则同步带Δf H ＝ f HH －f HL 。由于我们用的是PD1，是异或门相鉴器，当Ui 和Uo 为分数倍数关系时，也可能出现两个稳定的波形，这种情况应认为是“失锁”。只有出现两个同频的稳定波形时才认为是“锁定。
2．捕捉带的测量：环路失锁后，缓慢改变信号源频率， 从高端或低端向
V
PD1LPF VCO
Ui Uo
信号源
的连线，分别调W2、W1使4046A 与4046B 都振荡在 4046A 的中心频率上。然后接上连线，这时应可观察到锁定波形。再加入Ui （几百H Z ，几百mV p-p 的方波）。示波器测U F 和Ui ，LPF 为附录3中的（a ），记录U F 的A1、A2，T ，并计算出ξ和ωn 。
要注意的是，U F 是叠加有高频信号的低频阻尼振荡信号。A1、A2，T 应是低频信号的振幅和周期。
图14 Wn 、ξ测试图
A1A2
T
Ui
U F
https://www.wendangku.net/doc/963186580.html, 电子发烧友 https://www.wendangku.net/doc/963186580.html, 电子技术论坛
实验二、PLL 应用实验
一、PLL 频率合成器实验
频率合成器的基本原理如图15。 fi 从PLL 原理知，当PLL 处于锁定状 fo 态时，PD 两个输入信号的频率一定 精确相等。所以可得：
f 0 = N fi
图15
若fi 为晶振标准信号，则通过改变分频比N ，便可获得同样精度的不同频率信号输出。选用不同的分频电路就可组成各种不同的频率合成器。
一）1KHZ 标准信号源制作
1、 用CMOS 与非门和4M 晶体组成
4MHz 振荡器，如图16。图中Rf 使
F1工作于线性放大区。晶体的等效
电感，C1、C2构成谐振回路。C1、 C2可利用器件的分布电容不另接。
F1、F2、F3使用CD4069。
2、据讲义后面的CD4518管脚图， 测量并画出Q1，Q2、
Q3、Q4及
CP 之间的相位关系图。CD4518 图16 是CMOS 器件，输入的CP 信号一
定要用CMOS 信号,即低电平为地，高电平接近VDD ，（不能用直流电平为0的交流方波信号）其高低电平不能超过器件电源的正负电平。测量时示波器的一个通道固定测Q4，都以Q4作示波器的同步触发源，且以Q4的下降沿作示波器的开始扫描点，另一个通道轮流测其他信号（CP 、Q1、Q2、Q3）这样就能保证相位准确而且开始扫描点为计数器的“0”状态。同时调节CP 信号的频率或示波器的扫描速度让示波器标尺的每大格代表一个CP 周期。这样就可方便测量。CD4518是BCD 码计数器，其真值表不难自己写出，然后和测出的波形进行对照，理解其工作原理，尤其是Q2的波形特别注意。
3、根据上面测出的4518的波形图，用二片CD4518（共4个计数器）组成一个4000分频器，也就是一个四分频器，三个十分频器，这样就可把4MHz 的晶振信号变成1KHz 的标准信号。连线时应注意清零端的灵活应用
V
P D L PF V CO 1/N
U i U o
二）、用一片CD4017作分频器组成2-9KHZ 频率合成器
1、根据附录2中的4017管脚图，用示波器测试4017（十进制计数分配器）功能。测量时应固定一个通道测“0” ，并以该信号作作示波器的同步触发源，且以上升沿作示波器的开始扫描点。测量并画出4017的“0”，“1”，“2”，“9”输出端信号相对CP 信号的波形。理解4017的工作原理。
2、将CP （14）作输入端，“0”（3）作输出端，R(15)分别接“2”、“3”，┅“9”则4017就成为二、三，┅“九”等分频器，理解其工作原理。将上述4017组成的分频器代入图15中的1/N 分频器，就组成2——9KHZ 频率合成器。 如图17
三）、拨盘开关式1——999KHZ
频率合成器 1、单片CD4522频率合成器。 CD4522是可预置数的二一十 进制1/N 减计数器。其引脚见附录。
其中D1-D4是预置端，Q1—Q4 是计数器输出端，其余控制端的
功能如下：
PE （3）=“1”时D1—D4值置 进计数器 EN （4）=“0”且CP （6）时，计 数器（Q1—Q4）减计数；
CF （13）=“1”且计数器（Q1—Q4）减到“0”时，QC(12)=“1” 图17 2——9KHz 频率合成器 Cr(10) =“1”时，计数器清零。 （1）单片4522分频器，如图18
拨盘开关为BCD 码开关，如当数据
窗口显示“3”时则A 和“1”“2”
相连；当显示“5”时，则A 和“1”
“4”相连，其余类推。4个100K
电阻用来保证当拨盘开关为某脚不 和A 工作过程是这样的：设拨盘开关拨
到“N ”，当某时刻PE （3）=“1”，
V
V
图18 单片4522分频
则N置到IC内的计数器中，下一个CP来时，计数器减计数变为N-1，……，一直到第N个CP来时，计数器为0。这时由于CF（13）=“1”，∴QC（12）=“1”，也即PE（3）=“1”又恢复到开始状态，开始一个新的循环。很显然，每来个N个CP，QC（12）就会出现一个高电平，也就是QC（12）应是CP的N 分频信号。
实验步骤：如图18连好，让拨盘开关分别为1，2，……9，用示波器观察CP （6）和QC（12）的波形。
（2）单片CD4522频率合成器
用图18电路代替图17中4017部分，组成1－9KHz频率合成器
2、用三片4522组成1——999HHZ频率合成器
如图19，最终应做到拨盘开关的数值是多少，VCO输出信号的频率就是多少KHz。（注意：该电路后面还要用，该实验做完后暂时不要拆掉）
V
V
https://www.wendangku.net/doc/963186580.html, 电子发烧友 https://www.wendangku.net/doc/963186580.html, 电子技术论坛
图19 四）、健盘置数式1——999KHZ 频率合成器。
就是用数字健盘以及一些数字IC 替代b 实验中的拨盘开关组成1——999KHZ 频率合成器。最终应做到：当顺序按键盘的任意三个健（如5.9.2）时，则输出信号的频率就为592KHz 。置数部分的框图如图20
V
去4522置数端
号码脉冲及开门脉冲形成电路
制、引导
电路计数、置
数电路
图20 1、号码脉冲发生器
号码脉冲发生器的核心是电话号码脉冲发生器专用IC ：HM9102D （图21），其技术资料如下：
HM9102D 可输出号码脉冲，也可输出双音多频信号。其引脚功能为： R1、R2、R3、R4、C1、C2、C3、C4与键盘的相应的引线相连。 HKS ： 启动脚。 HKS = “0”时，启动（片选） B ／M ：断续比选择。 B ／M = 5V 时，断续比为 2 ：1 B ／M = 0V 时，断续比为1.5 ：1 MODE ：模式选择。 MODE = 5V 时，脉冲方式
MODE = 0V 时，双音多频方式（DTMF ）
SOC1、SOC2：外接3.58MHz 晶体 VDD = 5V VSS = 0V
T ／PM ：静噪输出，拨号时为“0”。 （使用时悬空） DP ： 号码脉冲输出（负脉冲），OC 电路。 DTMF ：双音多频（DTMF ）信号输出。
图21
V
R1R2R3R4HKS B/M MODE OSC1OSC2VDD
VSS DTMF T/PM DP
C1C2C3C4123456789101112131415161718HM9102D
OUT
1234567890*#C OL 1
C OL 2
C OL 3
R OW 1R OW 2R OW 3R OW 4黑棕红
黄绿蓝紫 电话机用键盘的内部结构如图22。
当按某数字时，实际上就是让某根 横线和某根竖线短接。如按一下 “5”就是让COL2和ROW2短接一
下。
（灰）
图22
根据上面资料，请用HM9102D 自己设计一个号码脉冲发生器，要求： 1) VDD = 5V ；
2) 断续比为1.5 ：1
3) 号码脉冲输出幅度为0到9V （注意：DP 输出端是OC 电路，上拉电阻取100K 。另外，为安全起见，输出和负载之间应串一个10K 电阻，如图21）
2、开门脉冲和记数脉冲发生器
为了使后面的控制引导电路能正常工作，还需一种开门脉冲。也就是每按一次键，即每输出一列脉冲（不管这一列含有几个号码脉冲）就要产生一个开门脉冲。同时为了使后面的记数电路能正确记数，还应保证“先开门后送计数脉冲”。也就是要求开门脉冲要比送到计数器的号码脉冲超前一点。所以开门脉冲和号码脉冲的时间关系应如图23所示。注意：HM9102D 输出的是负脉冲。
HM9102D 输出，作单稳的CP
单稳2输出，开门脉冲
单稳1输出，号码脉冲 图23
V
V T T '
V
91024098单稳1单稳2
图24
我们可用单稳电路（CD4098）达到上述目的，如图24。其中单稳1用后沿（上升沿）触发，C,R分别为47nF、470KΩ；单稳2用前沿（下降沿）触发，C,R分别为0.22μ、3M3Ω，这样单稳2的暂态时间T’大于触发信号周期T，就可连续触发，形成开门脉冲。
根据上述原理以及附录中4098的管脚功能，自己设计这部分电路
3、控制引导电路及计数、置数电路：
如图25。当按第一次键时，开门脉冲通过4017仅将百位的门（4011）打开，让紧接着来的号码脉冲通过，并对百位计数器（4518）计数。4518的输出就替代实验b中的拨盘开关作为4522的置数信号。当第二次按时，4017将百位和个位的门关死，打开十位的门，让号码脉冲对十位的计数器计数。第三次按时，则仅打开个位的门。在按百位数之前，应对4017和4518进行请零。
根据图25，搭出具体电路，完成1——999KHZ键盘置数式频率合成器。清零部分先设计成手动的，即清零通过一导线用手动式碰一下高电平。再设计成：当第四次按键盘时，自动清零。
图25
二、PLL 调频（FM ）解调 如图26，4046 B 组成FM 信号形成电路。4046A 组成PLL 式FM 解调电路。只要处于锁定状态，4046A （10）脚就输出叠加有一定载波成分的调制信号。经有源LPF 滤去载波成分就可解出调制信号。
实验步骤：
1．测由运放324组成的有源LPF 的截止频率f’（输入信号应加在10μ电容左侧，但又不能加到4046A （10）脚。输出信号不能限幅）； 2．4046A(14)接地，测其中心频率f o （应断开4046B(4)） 3．调4046B(4)的VCO 频率至4046A 的f o ; 4．4046B(4)接4046A(14)，观察锁定波形；
加入Vi （100Hz ~1KHz 的正弦波）观察并画出Vi 、4046A(10)及V o 的波形。
图26
三、锁相式双音多频信号（DTMF ）解码器 1、实验原理 在自动电话交换网中，有两种呼叫信号：一种是一串串脉冲信号（如前面实验中用的HM9102D 产生的信号）；另一种是双音多频信号（DTMF ）。一台按纽电话机共有12个按纽，分别代表0~9等10数字及“*”、“#”两个符号。
1
每按一个按纽就产生两种音调的信号。不同按纽有不同的音调组合。DTMF 信号有两组音调，称高频群（H ）和低频群（L ），每个按纽各由H 和L 中的一个频率组成。按纽的频率组合如表2所示。 双音多频按纽电话有很多优点：选号速度比脉冲选号速度快得多；在通话状态时还能发送其他信号（如计算机数据或遥测遥控信号）；抗干扰性强，传输特性好等等。
表2
图27
为了产生DTMF 信号，现在有很多专用芯片，5087就是其中之一，5087已广泛应用于按键式新型电话机，程控交换机等通信设备和其它电子仪器，是我国优选的通信集成电路品种。其引脚如图27。
引出端功能说明
COL 1~ COL 4——列输入端。它们通过内部电阻Rc 保持于V SS 。当与一行输入相接时，该输入将呈有效逻辑电平（近似为V DD /2）
ROW 1~ ROW 4——行输入端。它们通过内部电阻R R 保持于V DD 。当与一行输入相接时，该输入将呈有效逻辑电平（近似为V DD /2）
OSC 1、OSC 0——振荡器输入与输出端，通常于两端间外接3.579545MHz 晶体，产生电路时钟信号。
MUTE ——静默输出。当无按键输入时，该CMOS 输出端为V SS 电平，当有一按键输入时，该端呈现V DD 电平。其输出状态与INH ST 无关。
XMTR ——发送转换开关。它实际是集电极接于V DD 的双极型晶体管之发射极输出，若无按键输入时，该输出保持在V DD 电平；若有一按键输入时，该端呈高阻态，其状态于INT ST 无关。
INH ST ——单音禁止输入。该端通过内部上拉电阻接于V DD 。若INH ST 悬空或接至V DD ，电路可产生单音或DTMF 信号，若INT ST 输入V SS 电平，则电路只会产生DTMF 信号，而禁止出现单音。
DTM F ——DTM F 信号输出端。它实际是集电极接于V DD 的NPN 晶体管
16151413121110987654321V DD X MT R C OL 1C OL 2C OL 3V SS O SC 1O SC 2D TM F
I NH ST R OW 1R OW 2
R OW 3
R OW 4M UT E C OL 45087
之发射极输出。行和列单音经运放相加与稳幅后，加到晶体管的基极，经驱动而输出。
5087的应用电路如图28
当按单键时，产生DTMF 信号；当同时按同一列，或同一行的多个键时产生该行或该列所对应的单音信号；当同时按不同行不同列的两键时，不产生信号。
图28
图29
双音多频（DTMF ）信号解码有多种方法，本实验利用具有很高频率选择性的锁相环集成电路来完成的。每当输入端收到某一键所对应的一对频率时，就输出一个表示该键的脉冲。
图29表示解码用的LM567锁相环集成电路的方框图。
R 1C 1决定振荡器的中心频率；R 2C 2是环路滤波器，其中C 2可在外部调整，改变其通频带。当环路锁定时，鉴相器 有一脉冲输出，经放大器 放大后由（8）脚输出低电平。当环路失锁时，（8）脚输出高电平。
LM567的中心频率为：
f 0=
1
11.1C R
式中：
R 1C 1的单位分别为欧姆和法拉。 环路带宽BW 为： BW=2
1070
C f Vin
o
式中，BW是环路捕捉范围相对于中心频率f o的百分率；
Vin是输入信号有效值，应≤200 mV rms，单位伏特；
C2单位为μf；
f o的单位为Hz。
图30为用LM567进行单一频率检测电路。如567的中心频率为fo , 当ui 中包含有fo成分时，（8）输出低电平，否则高电平。
DTMF信号解码通常是由两个锁相环路成对运用的，分别调谐于输入的两个频率，如图31所示。当输入信号同时包含两个频率时，输出可或逻辑“1”。图32是一个具有公共输入信号的按纽音调解码器，用以解调6组DTMF信号。电路中用5个锁相环路，分别调谐于不同频率。电路的功能是能检测出输入信号是由五个频率中的哪两个频率组成，并驱动6个或非门产生表示6个数字的输出信号。（如用7个LM567和12个或非门则可解调12个DTMF信号。）
图30
图31
1）567捕捉带测试：
电路如图30。调W，
让(5)脚的频率为
1000Hz，
Vin=100mVrms（用数
字电压表测），测出捕
捉范围。
2）DTMF信号发生器。
电路如图28，一定要注
意IC的电源端不要接
错。用示波器观察单音
信号和双音信号（按双
键和单键），并用频率
计测7个单音信号频
率。
3）DTMF信号的解
码（PLL法），电路如
图32所示，6路输出对
应键盘的1、2、3、4、
5、6键。5块567中2
块调谐于低频群，3块
调谐于高频群。或非门
用CD4001，每个或非
门的输出端接一个如
图33的跟随器。最终
应做到按键盘中的某
个键时则对应的发光
二极管就亮起来
图33
四、PLL 数字调谐实验 现代的接收机（如电视机、收音机）大多采用超外差接收方式。如要接收的信号的载波频率为f C ，则接收机要产生一个本振信号，其频率f L =f C +f I ，其中f I 为中频。
在模拟调谐方式中，本振信号一般是由LC 振荡回路产生的。调谐（调台）时，一般是用改变LC 振荡回路中电容的容量（如改变变容二极管的反向偏压），来改变本振信号的频率，从而达到选台的目的。
在数字调谐方式中，本振信号则是用锁相环的方法来产生。即由晶振电路产生频率高稳定的标准信号，再用锁相环倍频的方法产生本振信号，通过改变锁相环反馈回路分频比的方法来改变本振信号频率，就象前面实验中用一片4046和三片4522以及1KHz 标准信号就可获得1~999KHz 信号一样。要获得某一准确的本振频率，只要在4522的置数端置入相应的数值（BCD 码）即可。所以数字调谐的关键就是解决如何置数的问题。在这个实验中我们是用键盘通过DTMF 编解码的方法来置数。最终应做到：如要接收某一载波信号（如f C =345KHz ）,则只要在键盘上按该载波的数值（即3，4，5三个键），就可得到f L =f C +f I =345+455=800 KHz 的本振信号。（这里中频f I 为455 KHz ）。最后信号发生器输出的载波信号和本振信号（4046的4脚输出的方波）经混频滤波后应得到455 KHz 的中频信号（用示波器观察）。
实验的方框图如图34。
图34 其中：
键盘和5087（或HM9102D ）组成DTMF 编码电路。
V
BCD
锁相环设计
锁相环测量简述 一、锁相环路的基本工作原理 锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。其组成方框图如下所示。 锁相环路的基本方框图 锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。 如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。 环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。 二、环路部件的测量 I.鉴相器特性的测量 鉴相器的主要性能可用鉴相特性曲线和鉴相灵敏度来表示。 鉴相特性曲线是表示鉴相器的输出电压Vd与两个输入比相信号之间相位差θe的关系曲线，其测量方法如右图所示，在测量精度要求不高的情况下，可用双踪示波器来代替相位计。
全数字锁相环毕业设计终稿
安徽大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011年9月 导师姓名：吴秀龙职称/学位：教授/博士 导师所在单位：安徽大学电子信息工程学院 完成时间：2015 年5月
全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间
Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time
集成电路课程设计——锁相环CD4046设计频率合成器
集成电路课程设计——锁相环CD4046设计频率合成器
集 成 电 路 实 验 报 告 学号：110800316 姓名：苏毅坚指导老师：罗国新 2011年1月
锁相环CD4046设计频率合成器 实验目的：设计一个基于锁相环CD4046设计频率合成器 范围是10k~100K，步进为1K 设计和制作步骤： 确定电路形式，画出电路图。 计算电路元件参数并选取元件。 组装焊接电路。 调试并测量电路性能。 确定电路组成方案 原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。晶体振荡器输出的信号频率 f1，经固定分频后（M分频） 得到基准频率f1’，输入锁相环 的相位比较器（PC）。锁相环 的VCO输出信号 经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到： f1/M=f1’=f2/N 故f2=Nf’1 (f’1为基准频率) 当N变化时，就可以得到一系列的输出频率 f2。 设计方法 （一）、振荡源的设计 用CMOS与非门和1M晶体组成 1MHz振荡器，如图14。图中Rf 使 F1工作于线性放大区。晶体的等效 电感，C1、C2构成谐振回路。C1、 C2可利用器件的分布电容不另接。 F1、F2、F3使用CD4049。
（二）、N分频的设计 N分频采用CD40103进行分频。CD40103是BCD码8位分频器。采用8位拨码开关控制分频大小。输入的二进制大小即为分频器N分频。图中RP1为1K排阻 （三）、1KHZ标准信号源设计（即M分频的设计） 根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518（共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz 的标准信号。如下图所示： （四） 4046锁相环的设计 锁相环4046为主芯片。电路图如下：500Hz 信号从14脚输入。 3脚4脚接N分频电路，即40103分频电路。13脚接低通滤波器。 锁相环参数设计 本设计中，M固定，N可变。基准频率f’1 定为1KHz，改变N值，使N=1~999，则可产生
PLL(锁相环)电路原理及设计 [收藏]
PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计 在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。 一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要 图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。 此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。 只要是基准频率的整数倍，便可以得到各种频率的输出。 从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。 在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。
锁相环电路设计
锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的 输入信号与部的振荡信号同步，利用锁相环 路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：
全数字锁相环的设计
全数字锁相环的设计 锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。 这里介绍一种采用硬件描述语言设计的方案。 结构及工作原理 一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。
图异或门鉴相器在环路锁定及极限相位差下的波形 变模可逆计数器 变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。 图脉冲加减电路工作波形 除计数器
基于锁相环的FM发射机设计(高频电子线路课程设计)(附程序)
通信线路课程设计报告 基于锁相环的FM发射机设计与总结报告 学院计算机与电子信息学院 专业 班级 小组成员
摘要 本设计利用基于晶体管设计的科皮斯振荡器，通过控制电压达到控制FM和PLL，最大限度的实现了调频（FM）发射机的功能。该发射机的发射功率为500mW，可调频率在88~108MHz之间，传输距离在200米左右。通过本课程设计，达到了学习高频电子线路的目的。 Abstract The design of Kepi Si-based transistor oscillator design, by controlling the voltage to control the FM and PLL, maximum to achieve the FM transmitter function. The transmitter's transmission power is 500mW, adjustable between 88 ~ 108MHz frequency, transmission distance of 200 meters. Through the curriculum design to achieve the purpose of studying high-frequency electronic circuits.
一、整体方案论证 本设计使用基于晶体管T1设计的Colpitts振荡器。这是一种通过控制电压从而达到控制FM和PLL控制的方案。为了获得良好的工作效果，T1晶体管本应该为HF晶体管。但是在本例中，我选用了既便宜又通用的BC817晶体管。该振荡器需要利用LC震荡电路来达到良好的谐振效果。在本例中，LC振荡电路由C1、C2、C2、L1以及变容二极管BB139组成。由图可见电感线圈平行于由C1、C2串联组成的电路，变容二极管和C3有相同的组成方法。图中易知，C3的值决定了VCO的调节范围，即C3的值越大，VCO 的电压调节范围也就越大。由于变容二极管的容量受到加在它两边的电压的控制，因此她的容积收到电压变化的影响。因此，电压的变化将直接决定震荡频率的变化。
锁相环基本原理及其应用
锁相环及其应用 所谓锁相环路，实际是指自动相位控制电路（APC）,它是利用两个电信号的相位 误差，通过环路自身调整作用，实现频率准确跟踪的系统，称该系统为锁相环路，简称环路，通常 用PLL表示。 称VCO ）三个部件组成闭合系统。这是一个基本环路，其各种形式均由它变化而来 PLL概念 设环路输入信号V i= V im Sin( 3 i t+ 0 i) 环路输出信号V o= V om Sin( 3 o t+ 0 o) 其中 3 o = 3 r +△ 3 o 率的自动控制系统称为锁相环路 PLL构成 由鉴相器（PD环路滤波器（LPF）压控振荡器（VCO组成的环路 通过相位反馈控制, 最终使相位保持同步, 实现了受控频率准确跟踪基准信号频锁相环路是由鉴相器（简称PD）、环路滤波器（简称LPF或LF ）和压控振荡器（简
ejt 戶心(tAejt)谋差相檯 PLL 原理 从捕捉过程一锁定 A.捕捉过程(是失锁的) 0 i — 0 i 均是随时间变化的，经相位比较产生误差相位 0 e = 0 i - 0 o ,也是变化的。 b. 0 e (t)由鉴相器产生误差电压 V d (t)= f ( 0 e )完成相位误差一电压的变换作用。 V d (t)为交流电压。 C. V d (t)经环路滤波，滤除高频分量和干扰噪声得到纯净控制电压，由 VCO 产生 控制角频差△ 3 0,使3 0随3i 变化。 B.锁定(即相位稳定) 即 3 0= 3 r + △ 3 Omax 。 3 r 为VCO 固有振荡角频率。) 锁相基本组成和基本方程(时域) 各基本组成部件 鉴相器(PD) a. 一旦锁定0 e (t)= 0 e -(很小常数) V d (t)= V d (直流电压) b. 3 0= 3 i 输出频率恒等于输入频率(无角频差，同时控制角频差为最大△ 3 Omax
锁相环电路
手机射频部分的关键电路----锁相环电路 锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。 目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。 锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。 鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部 进行相位比较，输出误差电压。 低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。 压控振荡器：产生手机所要的某一高频频率。 （注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。 当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分 频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率
全数字锁相环的设计
全数字锁相环的设计 锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，DPLL必然会在其中得到更为广泛的应用。 这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。 DPLL结构及工作原理 一阶DPLL的基本结构如图1所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图1 数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout，并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。
图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se 为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。 图3 脉冲加减电路工作波形 除N计数器
集成电路锁相环设计报告
锁相环CD4046设计频率合成器 ------集成电路考试实验设计报告 学校：福州大学 学院：物理与信息工程学院 班级：09级信息工程类2班 姓名：吴志强学号：110900636 姓名：吴鑫学号：110900635
目录 一、设计和制作任务 (3) 二、主要技术指标 (3) 三、确定电路组成方案 (3) 四、设计方法 (3) （一）、振荡源的设计 (3) （二）、N分频的设计 (3) （三）、10HZ标准信号源设计（即M分频的设计） (5) 五、锁相环参数设计 (6) 六、调试步骤 (6) 七、参考文献 (7) 附录：各芯片的管脚图 (7)
锁相环CD4046设计频率合成器 一、设计和制作任务 1．确定电路形式，画出电路图。 2．计算电路元件参数并选取元件。 3．组装焊接电路。 4．调试并测量电路性能。 5．写出课程设计报告书 二、主要技术指标 1．频率步进 10Hz 2．频率范围：1kHz—10kHz 3．电源电压 Vcc=5V 三、确定电路组成方案 原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。 晶体振荡器输出的信号频率f1， 经固定分频后（M分频）得到 基准频率f1’，输入锁相环的相 位比较器（PC）。锁相环的VCO 输出信号经可编程分频器（N分频） 后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f1’=f2/N 故f2=Nf’1 (f’1为基准频率) 当N变化时，或者N/M变化时，就可以得到一系列的输出频率f2。 四、设计方法 （一）、振荡源的设计 用CMOS与非门和1M晶体组成 1MHz振荡器，如图14。图中Rf 使 F1工作于线性放大区。晶体的等效 电感，C1、C2构成谐振回路。C1、 C2可利用器件的分布电容不另接。 F1、F2、F3使用CD4049。 （二）、N分频的设计 用三片4522组成1——10kHZ频率合成器 CD1522的二一十进制1/N减计数器。其引脚见附录。其中D1-D4是预置端，Q1
锁相环的基本原理和模型
1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器
锁相环应用电路仿真
高频电子线路实训报告锁相环路仿真设计 专业 学生姓名 学号 2015 年 6 月24日
锁相环应用电路仿真 锁相环是一种自动相位控制系统，广泛应用于通信、雷达、导航以及各种测量仪器中。锁相环及其应用电路是“通信电子电路”课程教学中的重点容，但比较抽象，还涉及到新的概念和复杂的数学分析。因此无论是教师授课还是学生理解都比较困难。为此，我们将基于Multisim的锁相环应用仿真电路引入课堂教学和课后实验。实践证明，这些仿真电路可以帮助学生对相关容的理解，并为进行系统设计工作打下良好的基础。锁相环的应用电路很多，这里介绍锁相环调频、鉴频及锁相接收机的Multisim仿真电路。 1.锁相环的仿真模型 首先在Multisim软件中构造锁相环的仿真模型(图1)。基本的锁相环由鉴相器(PD)、环路滤波器(I P)和压控振荡器(VCO)三个部分组成。图中，鉴相器由模拟乘法器A 实现，压控振荡器为V3，环路滤波器由R1、C1构成。环路滤波器的输出通过R2、R3串联分压后加到 压控振荡器的输入端，直流电源V2用来调整压控振荡器的中心频率。仿真模型中，增加R2、R3及的目的就是为了便于调整压控振荡器的中心频率。 图1 锁相环的仿真模型 2.锁相接收机的仿真电路 直接调频电路的振荡器中心频率稳定度较低，而采用晶体振荡器的调频电路，其调频围又太窄。采用锁相环的调频器可以解决这个矛盾。其结构原理如图2所示。
图2 锁相环调频电路的原理框图 实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外，也就是说，锁相环路只对慢变化的频率偏移有响应，使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。而随着输人调制信号的变化，振荡频率可以发生很大偏移。 图3 锁相环调频的仿真电路 根据图2建立的仿真电路如图3所示。图中，设置压控振荡器V1在控制电压为0时，输出频率为0；控制电压为5V时，输出频率为50kHz。这样，实际上就选定了压控振荡器的中心频率为25kHz，为此设定直流电压V3为2.5V。调制电压V4通过电阻Rs接到VCO的输人端，R实际上是作为调制信号源V4的阻，这样可以保证加到VCO输人端的电压是低通滤波器的输出电压和调制电压之和，从而满足了原理图的要求。本电路中，相加功能也可以通过一个加法器来完成，但电路要变得相对复杂一些。 VCO输出波形和输人调制电压的关系如图4所示。由图可见，输出信号频率随着输人信号的变化而变化，从而实现了调频功能。
基于FPGA的数字锁相环的设计
目录 第一章绪论..................................... 错误！未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误！未定义书签。 1.2课题研究意义 ........................................................................... 错误！未定义书签。 1.3本课题的设计内容.................................................................... 错误！未定义书签。第二章 FPGA的设计基础............................ 错误！未定义书签。 2.1硬件设计语言－Verilog HDL.................................................. 错误！未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误！未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)
基于Matlab的数字锁相环的仿真设计
基于Matlab的数字锁相环的仿真设计 摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。 关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流
声音传输系统的设计——课程设计
电子技术课程设计说明书 题目：声音传输系统 学生姓名：陈君 学号： 200906040215 院（系）：电气与信息工程学院 专业：测控技术与仪器 指导教师：戴庆瑜 2011 年 11 月18日
目录 1 选题背景................................................................................................................................ 1．1 指导思想 (1) 1．2 方案论证 (1) 1．3 基本设计任务 (1) 1．4 发挥设计任务 (1) 1．5电路特点 (2) 2 电路设计................................................................................................................................ 2.1 总体方框图 (3) 2.2 工作原理 (3) 3 各主要电路及部件工作原理................................................................................................ 3.1 555构成多谐振荡器简要说明 (4) 3. 2音频功率放大器LM386简要说明 (4) 3.3LM567简要说明 (5) 4 原理总图 (6) 5 元器件清单 (6) 6 调试过程及测试数据............................................................................................................ 6.1 通电前检查 (7) 6.2 通电检查 (7) 6.2.1电源的检查 (7) 6.2.2 555输出电路调试 (7) 6.2.3 LM386的调试 (7) 6.2.4 LM567的调试 (7) 6.3 结果分析 (7) 7 小结 (7) 8 设计体会及今后的改进意见 (11) 8.1 体会 (7) 8.2 本方案特点及存在的问题 (8) 8.3 改进意见 (8) 参考文献 (8)
现代测试课程设计正文(高速数字锁相环路设计)
西华大学课程设计说明书
前 言
锁相环路（PLL）是一个相位误差控制系统，是将输入信号（参考信号）和输出信号之间 的相位进行比较，产生相位误差电压来调整输出信号的相位，使输出信号频率与参考信号频 率相同。 信号锁相技术广泛应用于自动化控制等领域。利用该技术可以产生同步于被锁输入信号 的整数倍频或者分数倍频的输出控制信号。锁相环的基本结构是由鉴相、环路滤波、可控振 荡器和 M 倍分频等模块组成的一个反馈环路。输入的被锁信号首先与同步倍频信号经过 M 倍 分频后产生的锁相信号进行鉴相处理，输出相位误差信号。环路滤波模块通常具有低通特性， 它将相位误差信号转化为稳定的控制信号，从而控制可控振荡器模块，产生稳定的频率信号 输出。这个频率信号就是所需的同步倍频信号。如果整个反馈环路锁相稳定，锁相环输出的 同步倍频信号的频率就是其输入的被锁信号频率的 M 倍。假如被锁信号在输入鉴相模块之前 又先被分频了 L 倍，则锁相获得的同步倍频信号的频率就是被锁信号频率的 M/L 倍。 锁相环路的应用十分广泛。在稳频技术中的应用，如：锁相倍频器，锁相分频器，锁相 混频器，锁相合成器等；在调制解调技术中的应用，如：锁相调频和鉴频，同步检波等。除 了以上所介绍的锁相环路的应用外，它还应用于空间技术（例如，由于各种原因使地面接收 的空间信号十分微弱，采用锁相接收机可使接收机接收微弱空间信号的能力大大加强）等方 面。由于锁相环路易集成化，锁相环路已成为继集成运放之后，又一个用途广泛的多功能集 成电路。 目前锁相环应用广泛，比如：在通信中应用于调制解调自动频率微调等系统；在雷达中 应用于天线自动跟踪与精密辅角偏转测量等系统；在空间技术中主要应用于测速定轨、测距 与遥测数据获取等系统；在电视机中应用于电视机同步、门限扩展解调的同步检波。
1
(完整版)锁相环工作原理
基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO电路直接产生。如图3-4所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD或PC):是完成相位比较的单元,用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF):是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用.通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO）：振
荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制VCO，使它的频率改变； 5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R分频器、N分频器、压控振荡器（VCO）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R分频器和N分频器完成参数配置后。晶振产生的参考频率（Fref）经R分频后输入到鉴相器，同时VCO的输出频率（Fout）也经N分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过LFP滤波，加到VCO的调制端，从而控制VCO的输出频率，使鉴相器两输入端的输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N和R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz，通过内部固定数字频率分频器生成5KHz或6.25KHz的参考频率。VCO振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图3-5所示。 N=F VCO/F R N：分频次数 F VCO：VCO振荡频率
锁相环设计与MATLAB仿真
本科毕业设计论文 题目锁相环设计与MATLAB仿真 _______________________________________ 专业名称电子科学与技术 学生姓名何鹏 指导教师李立欣 毕业时间2010年6月
毕业 任务书 一、题目 《锁相环设计与MATLAB 仿真》 二、指导思想和目的要求 在了解锁相环的基本工作原理的基础上，熟悉其构成及数学模型，在对锁相环有了充分的要了解后，运用MATLAB 仿真软件对其进行仿真。通过仿真看锁相环是否工作正常，参数指标是否合格来判断是否达到了仿真要求。 三、主要技术指标 1.锁相环的基本原理 2.锁相环工作期间是否经历了失锁、跟踪、捕获、锁定等四个状态。 3.锁定后平率相位是否平稳。 四、进度和要求 第3~5 周：查阅和整理资料文献，确定研究模型和研究方向； 第6~8 周：分析模型，找出其中的缺陷； 第9~11 周： 提出更容易实现的结构，对该结构具体分析； 第11~13 周：整理资料进行论文撰写、装订并翻译英文文献； 第14~15 周： 论文评阅，答辩准备，答辩 五、主要参考书及参考资料 Floyd M ．Gardner,锁相环技术（第三版）姚剑清 译，人民邮电出版社,2007 Roland E.Best,锁相环设计、仿真与应用（第五版），李永明 等译，清华学出版社，2007.4 学生 ___________ 指导教师 ___________ 系主任 ___________ 设计 论文
目录 中文摘要 (3) 英文摘要 (4) 前言 (6) 第一章绪论 (7) 1．1 锁相环的发展及国内外研究现状 (7) 1．2 本文的主要内容组织 (9) 第二章锁相环的基本理论 (10) 2.1锁相环的工作原理 (11) 2.1.1鉴相器 (11) 2.1.2 低通滤波器 (13) 2.1.3 压控振荡器 (15) 2.2锁相环的工作状态 (15) 2.3锁相环的非线性工作性能分析 (17) 2.3.1跟踪性能 (18) 2.3.2捕获性能 (18) 2.3.3失锁状态 (19) 2.4锁相环的稳定性 (20) 2.5信号流程图 (21) 2.6锁相环的优良特性 (21) 2.7锁相环的应用 (22) 2.7.1锁相环在调制和解调中的应用 (22) 2.7.2锁相环在频率合成器中的应用 (23) 2.8本章小结 (23) 第三章锁相环的噪声分析 (24)