数字集成电路复习资料
第一章 数字集成电路介绍
第一个晶体管，Bell 实验室，1947
第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长)
抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义
传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。
一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2
。
第三章、第四章CMOS 器件 手工分析模型
()0 12'
2
min min ≥???? ??=GT DS GT D V V V V V L
W K I 若＋－λ
()DSAT DS GT V V V V ,,m in min ＝
寄生简化：当导线很短，导线的截面很大时或当所采用的互连材料电阻率很低时，电感的影响可
以忽略：如果导线的电阻很大(例如截面很小的长
铝导线的情形)；外加信号的上升和下降时间很
慢。
当导线很短，导线的截面很大时或当所采用的互
连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很
短的距离上靠近在一起时：导线相互间的电容可
以被忽略，并且所有的寄生电容都可以模拟成接
地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚度。 边缘场电容：这一模型把导线电容分成两部分：一个平板电容以及一个边缘电容，后者模拟成一条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底耦合（接地电容），而且也与处在同一层及处在相
邻层上的邻近导线耦合（连线间电容）。总之，再
多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，
因为这些导线离衬底更远。 例4.5与4.8表格
电压范围 集总RC 网络 分布RC 网络
0 → 50%(t p
) 0.69 RC 0.38 RC
0 → 63%(τ) RC 0.5 RC
10% → 90%(t r
) 2.2 RC 0.9 RC
0 → 90% 2.3 RC 1.0 RC
例4.1 金属导线电容
考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。
平面(平行板)电容： ( 0.1×106
μm2 )×30a F/μm2 = 3pF 边缘电容：
2×( 0.1×106
μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电
容。 耦合电容： C inter = ( 0.1×106
μm )×95 aF/μm2 = 9.5pF
材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层
接触电阻：布线层之间的转接将给导线带来额外的电阻。
布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。
采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。
例4.2 金属线的电阻
考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻：
R wire ＝0.075Ω/□?(0.1?106
μm)/(1μm)＝7.5k Ω
例4.5 导线的集总电容模型
假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。
电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p
) 0.69 RC 0.38 RC
0 → 63%(τ) RC 0.5 RC 10% → 90%(t r
) 2.2 RC 0.9 RC
0 → 90% 2.3 RC 1.0 RC
使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF
t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns
例4.6 树结构网络的RC 延时
节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻
和电容()()()N N RC
N N N rcL Nrc rc rc N L DN 2121 (2222)
+=+=+++???
??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2
rcL 22＝RC DN
=τ
例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的
Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm)
? (105 μm)2
= 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm)
? (105 μm)2
= 112 μs
Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12
aF/μm) ? (105 μm)2
= 4.2 ns 例4.9 RC 与集总C
假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。
应用Elmore 公式，总传播延时：
τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L
假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm
第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。
门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。
开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的)
r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比
DSATn
n DSATp p DD M V k V k V
V ＝
，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1
例5.1 CMOS 反相器的开关阈值
通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5
()()()()
()()()()
V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n
p 25.125.55.15.35
.320.14.025.1263.043.025.10.163.01030101152266
==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感的。将比值设为3、2.5和2，产生的V M 分别为1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD -
V M )/g 过渡区可以近似为一段直线，其增益等于在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点用来定义V IH 和V IL 。点。
()0 12'
2
min min ≥???
? ??=GT DS GT D V V V V V L
W K I 若＋－λ
例 5.2 CMOS 反相器的电压传输特性和
噪声容限
假设设计一个通用0.25μm CMOS 工艺的反相器，PMOS 对NMOS 的比为3.4，其中NMOS 晶体管的最小尺寸为(W=0.375μm ，L=0.25μm ，即W/L=1.5)
g = -27.5 V IL = 1.2V, V IH = 1.3V NM L = NM H = 1.2 确切值： V IL = 1.03V, V IH = 1.45V NM L = 1.03V & NM H = 1.05V 输出电阻 低输出 = 2.4k Ω 高输出 = 3.3k Ω
在饱和区，增益与电流的斜率关系很大(Vin = VM) g ≈(1+r)/ (VM-VTn-VDSATn/2)(λn - λp )
分析：公式5.10过高估计了增益；最大的偏差是对于VTC 的逐段线性近似造成的
动态特性：分析此图
栅漏电容C gd12 扩散电容C db1和C db2连线电容C w 扇出的栅电容C g3和C g4
电容 表达式 值(fF)(H →L)值(fF)(L →H) C GD1
2 C on W n
0.23 0.23
C GD2
2 C op W
p
0.61 0.61
C DB1K eqbpn A
D n C j
+ K
eqswn
PD n C
jsw
0.66 0.90 C DB2K eqbpp
AD p C j + K
eqswp
PD p C
jsw 1.5 1.15 C G3
(2 C on
)W n
+ C ox W n L n
0.76 0.76 C G4
(2 C op
)W p
+ C ox W p L
p
2.28 2.28
C w
提取参数 0.12 0.12
C
L
∑ 6.1 6.0
例5.5 一个0.25μm CMOS 反相器的传播
延时
V DD =2.5V 0.25μm W/L n = 1.5 W/L p = 4.5 R eqn = 13 k Ω (÷ 1.5) R eqp = 31 k Ω (÷ 4.5) t pHL = 36 psec t pLH = 29 psec 得到：t p = 32.5 psec
()DSATn n n L
DSATn
DD L L eqn pHL V k L W C
I V C C R '52
.04369
.069.0t ≈=＝ 设计技术----减小一个门的传播延时 减小C L :门本身的内部扩散电容.
漏扩散区的面积越小越好:互连线电容;扇出电容.
增加晶体管的W/L 比:设计者手中最有力和最有效的性能优化工具:注意自载效应! – 一旦本征电容(即扩散电容)开始超过由连线和扇出形成的外部负载，增加门的尺寸就不再对减少延时有帮助，只是加大了门的面积.
提高V DD :用能量损耗来换取性能;增加电源电压超过一定程度后改善就会非常有限;对可靠性的考虑迫使在DSM 工艺中对V DD 要规定严格的上限. NMOS 与PMOS 的比
使PMOS 管较宽，以使它的电阻与下拉的NMOS 管匹配。这通常要求PMOS 和NMOS 的宽度比在3~3.5之间。对称VTC ，由高至低与由低至高的传播延时相等
如果对称性和噪声容限不是主要的考虑因素，那么实际上有可能通过减少PMOS 器件的宽度来加快反相器的速度。使PMOS 较宽因充电电流的增加而改善了反相器的t pLH ，但它也由于产生较大的寄生电容而使t pHL 变差
β = (W/L) p /(W/L) n r = R eqp /R eqn (代表尺寸完全相同的PMOS 和NMOS 晶体管的电阻比) βopt = √r (当导线电容可以忽略时)
例5.7 考虑性能时的器件尺寸确定
S = 5时性能得到了大部分的改善，而尺寸大于10时几乎得不到任何额外的增益(而且显著地浪费了面积)
确定反相器链的尺寸
每一个反相器的最优尺寸是与它相邻的前后两个反相器尺寸的几何平均数－这意味着每个反相器的尺寸都相对于它前面反相器的尺寸放大相同的倍数f ，即每个反相器都具有相同的等效扇出，因而也就具有相同的延时N
N g L F
C C ==1,f 其中F 代表该电路的总等效扇出，F=C L /C g,1 以及通过该反相器链的最小延时：()γN p Nt F 1t 0
p
+=
当只存在一级时，t p 和F 是线性关系。加入第二级则变为平方根关系
思考题5.5 确定反相器网络的尺寸 确定电路中反相器的尺寸，使在节点Out 和In 之间的延时最小。假设C L =64C g,1
3
,g 2,g 3,g 1
,g 2,g 44C C
C C C C L ==
求门的确切尺寸C g,3=2.52C g,2= 6.35C g,1 选择一个反相器链的正确级数
对于给定的F (=f N
)，选择级数时需要综合考虑.当级数太大时，反相器级的本征延时将占主导地位.当级数太小时，每一级的有效扇出将占主导地位
通过求最小延时表达式对级数的导数并令它为0，
可以求得最优值: 0
ln =-+N
F
F F N
N γ 对于γ = 0(忽略自载)时的解，最优级数N = ln
(F)，且每一级的等效扇出为f = e = 2.71828 对于γ = 1(典型情况)时的解，最优有效扇出(锥形系数)将接近于3.6 输入信号的上升-下降时间
实际上，输入信号是逐渐变化的，而且PMOS 和NMOS 管会暂时同时导通一段时间。这会影响所得到的充(放)电总电流，从而影响传播延时。 一旦t s > t p ，t s 随输入斜率的增加而(近似地)线性增加。
t s 源于前一级门的有限驱动能力。 功耗、能量和能量延时
功耗分类：动态功耗（包括由充放电电容引起的动态功耗、直流通路电流引起的功耗）；静态功耗。 直流通路电流引起的功耗：输入信号不为无穷大的斜率造成了开关过程中V DD 和 GND 之间在短期内出现一条直接通路。
负载电容对短路电流的影响：
大电容负载，输出的下降时间明显大于输入的上升时间；
小电容负载,输出的下降时间明显小于输入的上升时间。 能量-延时积
PDP ：它衡量了开关这个门所需要的能量。对于一个给定的结构这个数字可以通过降低电源电压而任意缩小。一个更合适的指标应当把性能和能量的度量放在一起考虑。最优电源电压：V DDopt =3/2V TE 。
第六章CMOS 组合逻辑单元
在构成PUN 和PDN 网络时应当记住以下几点： 晶体管可以看成是由其栅信号控制的开关;PDN 由NMOS 器件构成，而PUN 由PMOS 器件构成。理由是NMOS 管产生“强零”而PMOS 管产生“强1”;NMOS 逻辑规则：串联器件实现AND 操作，并联器件实
现OR操作;PMOS逻辑规则：串联器件实现NOR操作，并联器件实现NAND操作;PUN和PDN 是对偶网络;互补门在本质上是反相的 (NAND, NOR, XNOR);实现一个具有N个输入的逻辑门所需要的晶体管数目为2N;
例6.1 两输入NAND门
A B F
0 0 1
0 1 1
1 0 1
1 1 0
4例6.2 CMOS复合门的综合
)
(C
B
A
D
F+
?
+
=
互补CMOS门的静态特性DC电压传输特性与数据输入模式有关一个两输入NAND门的VTC与数据有关。
思考题6.1 确定互补CMOS门中晶体管的尺寸()C
B
A
D
OUT+
?
+
=
确定NAND和NOR门中晶体管的尺寸
利用NAND实现比用NOR实现更好
互补CMOS的缺点：晶体管数目为2N，明显增加了它的实现面积；互补CMOS门的传播延时随扇入数迅速增加。
大扇入时的设计技术：1.调整晶体管尺寸。当心“自载效应”，只有当负载以扇出为主时放大尺寸才起作用。2.逐级加大晶体管尺寸。降低了起主要作用的电阻，同时使得电容的增加保持在一定的范围内，缺点：版图复杂。3.重新安排输入。关键信号和关键路径的概念，把关键路径上的晶体管靠近门的输出端可以提高速度。4.重组逻辑结构。可能降低对扇入的要求，从而减少门的延时。
g称为逻辑努力：表示一个门与一个反相器提供相同的输出电流时它所表现出的输入电容比反相器大多少
例6.5 复合门的逻辑努力g NAND=3/4，g NOR＝5/3
例6.6 确定组合逻辑延时最小时的尺寸
等效扇出：F = C L/C g1 = 5
路径逻辑努力：G = 1 x 5/3 x 5/3 x 1 = 25/9
路径分支努力：B = 1 (无分支)
总路径努力：H = GFB = 125/9, 于是最优的每个
门的努力h=4√H = 1.9
根据门的类型，扇出系数：f1=1.93, f2=1.93 x
3/5=1.16, f3 = 1.16, f4=1.93
门的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3= 1.34，
c= f1f2f3g1/g4 = 2.60
思考题6.2 确定反相器电路的尺寸
F=64 G=1*1*1 B=4*4*1=16 H=64*1*16=1024
H=3√1024=10.079 f1g1=f2g2=f3g3=10.079
f1=f2=f3=10.079 Cint1=Cg1
Cint2=t1/b1·cint=2.52Cg1
Cint3=t2/b2·t1/b1·Cint=6.35Cg1
CMOS逻辑门中的功耗
器件尺寸——影响实际电容
输入和输出上升下降时间——决定了短路功耗
器件阈值和温度——影响漏电功耗
开关活动性：静态部分（只与逻辑电路拓扑结构
有关）逻辑功能、信号统计特性；动态部分（电
路时序特性引起的）动态或虚假翻转。
降低开关活动性的设计技术：逻辑重组、输入排
序、分时复用资源、通过均衡信号路径来减少毛
刺。
思考题6.4 静态逻辑门的功耗
对于基本逻辑门(AND,OR,XOR)推导出0→1的输出
翻转概率。
P
0→1
= P
out=0
? P
out=1
NOR (1 - (1 - P
A
)(1 - P
B
)) ? (1 - P
A
)(1 - P
B
)
OR (1 - P
A
)(1 - P
B
) ? (1 - (1 - P
A
)(1 - P
B
))
NAND P
A
P
B
? (1 - P
A
P
B
)
AND (1 - P
A
P
B
) ? P
A
P
Ba
XOR (1 - (P
A
+ P
B
- 2P
A
P
B
)) ? (P
A
+ P
B
- 2P
A
P
B
)
For C: P0→1 = P0?P1=(1-P A)P A=0.5?0.5=0.25
For Z: P0→1
=P0?P1=(1-P C P B)P C P B=(1–(0.5?0.5))?(0.5?0.5)=
3/16
降低开关活动性的设计技术：1、逻辑重组。改变
逻辑电路的拓扑结构可以降低它的功耗。结论：
对于随机输入，链形实现比树形实现总体上具有
较低的开关活动性（忽略毛刺） 2、输入排序。
结论：推迟输入具有较高翻转率的信号 (即信号
概率接近0.5的信号)3、分时复用资源。结论：
避免对具有独特数据特性的数据流采用分时复用
4、通过均衡信号路径来减少毛刺。电路中产生毛
刺主要是由于在电路中路径长度失配引起的，信
号时序上的这一不失配一般都是由于相对于电路
的原始输入信号路径的长度不同而引起的。结论：
使信号路径长度匹配可以减少毛刺。
有比逻辑：有比逻辑试图减少实现一个给定逻辑
功能所需要的晶体管数目，但它经常以降低稳定
性和付出额外功耗为代价。由一个实现逻辑功能
的NMOS下拉网络和一个简单的负载器件组成。
有比电路：由于输出端的电压摆幅及门的总体功
能取决于NMOS和PMOS的尺寸比，所以此电路称
为有比电路。
传输管逻辑基本概念：通过允许原始输入驱动栅
端和源-漏端来减少实现逻辑所需要的晶体管数
目
优点：需要较少的晶体管来实现给定的功能。减
少器件的数目也有降低电容的额外有点。
缺点：当传输管上拉一个节点至高点平时，输出
只充点至V DD-V Tn。
串联NMOS的PT
传输管门不应当象上图这么串联，下图的逻辑避
免了静态功耗，减小了噪声容限。
y = V DD - V Tn1 - V Tn2
y = V DD - V Tn1
稳定有效的传输管设计
方法1：电平恢复：节点x可上拉到V DD (由于电
平恢复) ，这就消除了反相器中的任何静态功耗；
在电平恢复器和传输管中没有静态电流路径存
在，因为恢复器只有在A为高电平时才有效；为
使这个电路正确工作，必须仔细确定晶体管的尺
寸 (有比)。
方法2：多种阈值晶体管：工艺上解决：使用零阈
值器件的NMOS传输管可以消除大部分阈值损失
(体效应仍然会阻止全摆幅达到V DD)；对功耗有负
面影响，这是由于即使V GS低于V T，也仍然会有
亚阈值电流流过传输管。
方法3：传输门逻辑：最广泛使用的方法；由栅信
号C控制的全摆幅双向开关。当C=1时，A=B；虽
然传输门需要2个晶体管和较多的控制信号 .
.
0 ，但它能得到从电源轨线至轨线电压的摆幅。 解决长延时问题最常用的办法是每隔m 个传输门开关切断串联链并插入一个缓冲器
()()2
169.069.00
+==∑=n n CR k CR V t eq
n
k eq n p
()buf
eq p t m n m n CR t ??? ??-+?????
?+=12169.0
动态CMOS 设计
动态逻辑，既能减少晶体管的数目，又能避免静态功耗
通过增加一个时钟输入，它可以相继完成预充电和条件求值两个阶段
输出的情况：一旦动态门的输出放电就不可能再充电，直到进行下一次预充电；门的输入在求值期间最多只能有一次变化；在求值期间如果下拉网络关断，则输出有可能处于高阻抗状态，状态保存在C L 。
动态逻辑门的重要特性：逻辑功能由NMOS 下拉网络实现；晶体管的数目明显少于静态情况：为N+2而不是2N ；无比的逻辑门；只有动态功耗；具有较快的开关速度。
设计考虑：用对偶的方法来实现另一形态的动态逻辑；p 型动态门的缺点是比n 型动态门慢。
例6.16 动态逻辑的活动性估计
A. 静态NOR 门
B. n 型动态NOR 门 A B OUT 0 0 1 0 1 0 1 0 0 1 1 0
C. 真值表
()()43
23216
323232220104
220010=
==-?-=
→→N N N N NOR N N NOR αα门：动态＝＝
门：静态
思考题6.8 活动性计算 ？？
计算四输入动态NAND 门的活动性因子，假设各输入是独立的并且P A=1 = 0.2；P B=1 = 0.3； P C=1 = 0.5和P D=1 = 0.4
信号完整性问题：包括 电荷泄漏、电荷分享、电容耦合、时钟馈通
串联动态门 只要在求值期间输入只能进行单个的0→1翻转就能保证正确工作
多米诺逻辑 基本概念：一个n 型动态逻辑块后面接一个静态反相器构成
多米诺逻辑的名字来历:有如一条崩塌的多米诺骨牌线!
多米诺CMOS 的特点：只能实现非反相逻辑，可以达到非常高的速度：只存在上升沿的延时，而t pHL 等于0。
第七章 CMOS 时序逻辑单元 时序电路的时钟参数
建立时间：在时钟翻转之前数据输入必须有效的时间
保持时间：在时钟边沿之后数据输入必须仍然有效的时间
传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端的时间
两个约束条件：最小时钟周期T ≥ t c-q + t plogic + t su ；对寄存器维持时间的要求t cdregister + t cdlogic ≥ t hold 。 存储单元的分类：前台存储器和后台存储器。嵌入在逻辑中的存储器 / 大量的集中存储内核。静态存储器和动态存储器。正反馈或再生原理 / 在与MOS 器件相关的寄生电容上暂时存储电荷，用于寄存器在较长时间内不被更新时 / 用于要求较高性能水平和采用周期时钟控制的数据通路电路中。锁存器和寄存器。电平敏感/边沿触发。 不同类型存储元件的定义：一个边沿触发的存储元件称为寄存器。锁存器是一个电平敏感的器件。由交叉耦合的门构成的任何双稳态元件称为触发器(flip-flop)。 双稳态原理
交叉耦合的两个反相器形成了双稳态电路(即一个电路具有2个稳定状态，每一个对应一个逻辑状态)。
当翻转区中反相器的增益大于1时，只有A 和B 是稳定的工作点，而C 是一个亚稳态工作点。 改变电路状态的方法：切断反馈环路 (多路开关型锁存器)。触发强度超过反馈环(实现静态后台存储器的主要方法)。
主从边沿触发寄存器 工作原理：在时钟的低电平阶段，主级是透明的，输入D 被传送到主级的输出端Q M 。在此期间，从级处于维持状态，通过反馈保持它原来的值。在时钟的上升沿期间，主级停止对输入采样，而从级开始采样在时钟的高电平阶段，从级对主级的输出端（Q M ）采样，而主级处于维持状态。由于Q M 在时钟的高电平阶段不变，因此输出Q 每周期只翻转一次。由于Q 的值就是时钟上升沿之前的D 值，因此具有正沿触发效应。
多路开关型主从寄存器的时序特性：建立时间：输入数据D 在时钟上升沿之前必须有效的时间3 ? t pd_inv + t pd_tx 。传播延时：Q M 值传播到输出Q 所需要的时间t c-q = t pd_inv + t pd_tx 。保持时间：在时钟上升沿之后输入必须保持稳定的时间0。
时钟重叠可以引起两种类型的错误：竞争情况：由于CLK 和CLK 在一个很短的时间内都为高电平，两个采样传输管都导通，因此在D 和Q 之间有直接通路。不确定状态：由于CLK 和CLK 都为高电平，那么节点A 同时被D 和B 驱动。 动态传输门边沿触发寄存器
0-0 重叠竞争的限制条件t overlap0-0 MOS ：一种对时钟偏差不敏感的方法 P252-253 1.CLK=0(CLK=1):第一个三态驱动器导通，此时主级像一个反相器在内部节点X 上采样D 的反相数据，因此主级处于求值模式。同时从级处在高阻抗模式，即维持模式。晶体管M 7和M 8均关断，切断了输出和输入的联系。输出Q 维持其原来存储在输出电容C L2上的值。 2.CLK=1时恰好相反：主级部分处在维持模式，而第二部分求值。存放在C L1上的值经过从级传送到输出节点，此时丛级的作用像一个反相器。 C 2 MOS 触发器0-0覆盖的情况：只要时钟边沿的上升和下降时间足够小，具有CLK 和!CLK 时钟控制 的这一C 2 MOS 寄存器对时钟的重叠是不敏感的. C 2 MOS 触发器1-1覆盖的情况 双边沿寄存器 优点：需要较低的时钟频率(原来频率的1/2)来完成同样功能的数据处理量，节省了时钟分布网络中的功耗 它由两个并行的主从边沿触发寄存器组成，寄存器的输出用三态驱动器实现二选一 CLK=1：上面的主级采样，从级保持；下面的主级保持，从级采样 CLK=0：上面的主级保持，从级采样；下面的主级采样，从级保持 真单相钟控寄存器(TSPCR) 负锁存器 当clk = 1时，保持模式 当clk = 0时，采样模式 正锁存器 当clk = 1时，采样模式 当clk = 0时，保持模式 流水线：优化时序电路的一种方法 流水线是一项提高资源利用率的技术，它增加了R E G R E G R E G log a CLK CLK Out b R E G R E G R E G log CLK CLK R E G CLK R E G CLK 流水线工作的优点可以从考察这一改进电路的最小时钟周期中看得非常清楚。 T min,pipe =t c-q +max(t pd,add , t pd,abs ,t pd,log )+t su han 工作室出品 数集复习笔记 By 潇然名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ= -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率 是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再符合 这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于 散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描 述。 噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限 NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的 最大固定阈值： NM L =V IL - V OL NM H =V OH - V IH 集成电路设计基础 2010-11年第一学期试题 一、填空题（20分） 1、目前，国内已引进了12英寸0.09um 芯片生产线，由此工艺线生产出来的集成 电路特征尺寸是0.009um （大 小），指的是右图中的W （字 母）。 2、CMOS工艺可分为p阱、n阱、双阱 三种。 在CMOS工艺中，N阱里形成的晶体管是p （PMOS，NMOS）。 3、通常情况下，在IC中各晶体管之间是由场氧来隔离的；该区域的形成用到的制造工艺是氧化工艺。 4.集成电路制造过程中，把掩膜上的图形转换成晶圆上器件结构一道工序是指光 刻，包括晶圆涂光刻胶、曝光、显影、烘干四个步骤； 其中曝光方式包括①接触式、②非接触式两种。 5、阈值电压V T是指将栅极下面的si表面从P型Si变成N型Si所必要的电压，根据阈值电压的不同，常把MOS区间分成耗尽型、增强型两种。降低V T 的措施包括：降低杂质浓度、增大Cox 两种。 二、名词解释（每词4分，共20分） ①多项目晶圆（MPW） ②摩尔定律 ③掩膜 ④光刻 ⑤外延 三、说明（每题5分共10分） ①说明版图与电路图的关系。 ②说明设计规则与工艺制造的关系。 四、简答与分析题（10分） 1、数字集成电路设计划分为三个综合阶段，高级综合,逻辑综合,物理综合；解释这 三个综合阶段的任务是什么？ 2、分析MOSFET尺寸能够缩小的原因。 五、综合题（共4小题，40分） 1、在版图的几何设计规则中，主要包括各层的最小宽度、层与层之间的最小间距、各 层之间的最小交叠。把下图中描述的与多晶硅层描述的有关规则进行分类： （2）属于层与层之间的最小间距的是: （3）属于各层之间的最小交叠是： 2．请提取出下图所代表的电路原理图。画出用MOSFET构成的电路。 第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长) 抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。 可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。 一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。 传播延时、上升和下降时间的定义 传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。 一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2 。 第三章、第四章CMOS 器件 手工分析模型 ()0 12' 2 min min ≥???? ??=GT DS GT D V V V V V L W K I 若＋－λ ()DSAT DS GT V V V V ,,m in min ＝ 寄生简化：当导线很短，导线的截面很大时或当 所采用的互连材料电阻率很低时，电感的影响可 以忽略：如果导线的电阻很大(例如截面很小的长 铝导线的情形)；外加信号的上升和下降时间很慢。 当导线很短，导线的截面很大时或当所采用的互 连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可 以被忽略，并且所有的寄生电容都可以模拟成接 地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚 度。 边缘场电容：这一模型把导线电容分成两部分： 一个平板电容以及一个边缘电容，后者模拟成一 条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底 耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。 例4.5与4.8表格 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。 平面(平行板)电容： ( 0.1×106 μm2 )×30aF/μm2 = 3pF 边缘电容： 2×( 0.1×106 μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电 容。 耦合电容： C inter = ( 0.1×106 μm )×95 aF/μm2 = 9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。 布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。 采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。 例4.2 金属线的电阻 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻： R wire ＝0.075Ω/□?(0.1?106 μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型 假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时 节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22) 22 +=+=+++?? ? ??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2 rcL 22＝RC DN = τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm) ? (105 μm)2 = 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm) ? (105 μm)2 = 112 μs Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12 aF/μm) ? (105 μm)2 = 4.2 ns 例4.9 RC 与集总C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。 应用Elmore 公式，总传播延时： τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L 假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm 第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。 门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。 开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的) r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比 DSATn n DSATp p DD M V k V k V V ＝ ，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1 例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5 ()()()()()()()() V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感 的。将比值设为3、2.5和2，产生的V M 分别为 1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于 在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点 用来定义V IH 和V IL 。点。 第一章数字逻辑基础 第一节重点与难点 一、重点： 1.数制 2.编码 (1) 二—十进制码（BCD码） 在这种编码中，用四位二进制数表示十进制数中的0~9十个数码。常用的编码有8421BCD码、5421BCD码和余3码。 8421BCD码是由四位二进制数0000到1111十六种组合中前十种组合，即0000~1001来代表十进制数0~9十个数码，每位二进制码具有固定的权值8、4、2、1，称有权码。 余3码是由8421BCD码加3（0011）得来，是一种无权码。 (2)格雷码 格雷码是一种常见的无权码。这种码的特点是相邻的两个码组之间仅有一位不同，因而其可靠性较高，广泛应用于计数和数字系统的输入、输出等场合。 3.逻辑代数基础 (1)逻辑代数的基本公式与基本规则 逻辑代数的基本公式反映了二值逻辑的基本思想，是逻辑运算的重要工具，也是学习数字电路的必备基础。 逻辑代数有三个基本规则，利用代入规则、反演规则和对偶规则使逻辑函数的公式数目倍增。 (2)逻辑问题的描述 逻辑问题的描述可用真值表、函数式、逻辑图、卡诺图和时序图，它们各具特点又相互关联，可按需选用。 (3)图形法化简逻辑函数 图形法比较适合于具有三、四变量的逻辑函数的简化。 二、难点： 1.给定逻辑函数，将逻辑函数化为最简 用代数法化简逻辑函数，要求熟练掌握逻辑代数的基本公式和规则，熟练运用四个基本方法—并项法、消项法、消元法及配项法对逻辑函数进行化简。 用图形法化简逻辑函数时，一定要注意卡诺图的循环邻接的特点，画包围圈时应把每个包围圈尽可能画大。 2.卡诺图的灵活应用 卡诺图除用于简化函数外，还可以用来检验化简结果是否最简、判断函数间的关系、求函数的反函数和逻辑运算等。 3.电路的设计 在工程实际中，往往给出逻辑命题，如何正确分析命题，设计出逻辑电路呢？通常的步骤如下： 成都理工信科院现代集成电路应用期末复习（内部） 一、填空题 1.集成运放内部电路包括4个基本组成环节，分别为输入级、中间级、输出级和各级的偏置电路。 2.封装形式主要有两类：金属圆帽封装和双列直插封装。 3.理想集成运放的两个重要特性：虚短和虚断。 4.基本放大电路包括：反相器、同相器和差动放大器。 5.同相放大器的特点：输入电阻很高，输出电阻很低。常在电路中用于实现级间的阻抗变换，对内阻抗很高的传感器实现电压信号的放大。根据它的功能又称为阻抗变换器或缓冲放大器。 6.仪器放大器是在差动放大器的基础上发展起来的一种比较完善的放大器，作为已成形的仪器放大器，其内部的基本结构是由3个运放和一些精密电阻构成的。 7.绝对值检波电路的输出电压正比于输入电压的绝对值，它实际是一种比较理想的全波检波电路。 8.限幅器的特点是，当输入信号电压在某一范围内，电路处于线性放大状态，具有恒定的放大倍数，输出电压正比于输入电压。 9.电压比较器的基本功能是实现两个模拟电压之间的电平比较，它是以输出逻辑电平的高、低给出判断结果的一种电路。 10.频率合成技术包括传统的直接频率合成（DS）、锁相环间接频率合成（PLL）和直接数字频率合成（DDFS或DDS）。 11.锁相环是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 12.锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）3个部分组成。 13.滤波器按频带分类，可以分为低通滤波器、高通滤波器、带通滤波器、带阻滤波器。 14.开关电源的发展趋势可概括为：高频化、高效率、无污染、智能化、模块化。 15.TTL集成电路的电源电压允许变化范围比较窄，一般在4.5~5.5V之间，因此必须使用+5V 稳压电源。 16.CMOS系列中，4系列采用3~18V；74HC系列采用2~6V。 17.当今主流的可编程控制语言CPLD 和FPGA 浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 姓名 学号 班级 任课教师 一、填空题（本大题共10小题，每空格1分，共10分） 请在每小题的空格中填上正确答案。错填、不填均无分。 1．十进制数（68）10对应的二进制数等于 ； 2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。 3．1 A ⊕可以简化为 。 4．图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。 6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。 7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。 8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。 9．JK 触发器的功能有置0、置1、保持和 。 10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样 的RAM 。 二、选择题（本大题共10小题，每小题2分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均无分。 11．十进制数（172）10对应的8421BCD 编码是 。 【 】 A ．（1111010）8421BCD B ．（10111010）8421BCD C ．（000101110010）8421BC D D ．（101110010）8421BCD 12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】 集成电路分析 集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。 集成电路发展：按规模划分，集成电路的发展已经历了哪几代？ 参考答案： 按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。它的发展遵循摩尔定律 解释欧姆型接触和肖特基型接触。 参考答案： 半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。 如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。 如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。 、集成电路主要有哪些基本制造工艺。 参考答案： 集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。 光刻工艺： 光刻的作用是什么？列举两种常用曝光方式。 参考答案： 光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。 曝光方式：接触式和非接触式 25、简述光刻工艺步骤。 参考答案： 涂光刻胶，曝光，显影，腐蚀，去光刻胶。 26、光刻胶正胶和负胶的区别是什么？ 参考答案： 正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液 中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。常规双极型工艺需要几次光刻？每次光刻分别有什么作用？ 参考答案： 需要六次光刻。第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻 第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻 掺杂工艺： 掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。 参考答案： 掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。 掺杂的方法有：热扩散法掺杂和离子注入法掺杂。与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵， 试述PN结的空间电荷区是如何形成的。 参考答案： 在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。简述CMOS工艺的基本工艺流程（以1×poly，2×metal N阱为例）。 参考答案： 形成N阱区，确定nMOS和pMOS有源区，场和栅氧化，形成多晶硅并刻蚀成图案，P＋扩散，N＋扩散，刻蚀接触孔，沉淀第一金属层并刻蚀成图案，沉淀第二金属层并刻蚀成图案，形成钝化玻璃并刻蚀焊盘。 表面贴装技术：电子电路表面组装技术（Surface Mount Technology，SMT）， 称为表面贴装或表面安装技术。它是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。[1]工艺流程简化为：印刷-------贴片-------焊接-------检修 有源区和场区：有源区：硅片上做有源器件的区域。（就是有些阱区。或者说是采用STI等隔离技术，隔离开的区域）。有源区主要针对MOS而言，不同掺杂可形成n或p型有源区。有源区分为源区和漏区（掺杂类型相同）在进行互联 《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？ ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的？ 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用？ ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应？ 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源？ 7. 对于一个CMOS 反相器的电压传输特性，请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区？ V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 ? Keep capacitances small （减小CL ） ? Increase transistor sizes(增加W/L) ? watch out for self-loading! （会增加CL ） ? Increase VDD (????) V out V in 0.5 11.522.5 中国科学技术大学苏州研究院软件学院 数字集成电路设计 期中考试 (2010年10月11日2:00pm—3:30pm) 1.问答题 a)叙述摩尔定律（5分）。 b)叙述评价数字集成电路设计质量的四个基本特性（6分）。 c)叙述长沟MOS晶体管与短沟MOS晶体管的区别(6分）。 d)MOS管的电容由哪几部分构成?并说出在不同工作模式下的区别(8分）。 e)以反相器为例,说出静态CMOS电路的功耗包括哪几部分(6分）？ f)数字集成电路按比例缩小有几种情形（6分）? g)下面的两种电路哪个性能(速度)更优越一些?并说出原因(5分）。 h)下面的电路哪个是无比逻辑,哪个是有比逻辑?并说出有比逻辑与无比 逻辑的区别(5分）。 2．下图为一RC网络。计算： a)从输入In到Out1的Elmore延时（5分）;b)从输入In到Out2的Elmore延时（5分）;c)确定哪条路径是关键路径（3分）? 3.假设下图中反相器由标准CMOS实现,并且具有对称的电压传输特性。假设 C intrinsic = C gate (γ=1),单位尺寸反相器的等效电阻与电容为R和C。单位尺 寸反相器的本征延时为t inv。反相器inv2, inv3和inv4的尺寸S1，S2和S3不小于1。 a)确定S1，S2和S3使时延最小（5分），并计算总的最小时延（以t inv为单位） （5分）。 b)确定反相器inv2, inv3和inv4的尺寸S1，S2和S3使功耗达到最小（4分）。4．如下图所示的逻辑网络，要求确定复合门电容y和z使A端到B端延时最小。 a)计算A端到B端总的逻辑努力LE（3分）;b)计算A端到B端总的电气努力F （2分）;c)计算A端到B端总的分支努力B (3分）;d)计算A端到B端总的路径努力PE (2分）;e)确定最佳级努力SE (3分）(近似为整数);f)确定A端到B端的最小时延（以t inv为单位）(3分）;g)确定电容y (5分）;h)确定电容z (5分）。 XX大学信息院《数字电子技术基础》 期终考试试题（110分钟）(第一套) 一、填空题：（每空1分，共15分） 1．逻辑函数Y AB C =+的两种标准形式分别为 （）、（）。 2．将2004个“1”异或起来得到的结果是（）。 3．半导体存储器的结构主要包含三个部分，分别是（）、（）、（）。 4．8位D/A转换器当输入数字量10000000为5v。若只有最低位为高电平，则输出电压为（）v；当输入为10001000，则输出电压为（）v。5．就逐次逼近型和双积分型两种A/D转换器而言，（）的抗干扰能力强，（）的转换速度快。 6．由555定时器构成的三种电路中，（）和（）是脉冲的整形电路。 7．与PAL相比，GAL器件有可编程的输出结构，它是通过对（）进行编程设定其（）的工作模式来实现的，而且由于采用了（）的工艺结构，可以重复编程，使它的通用性很好，使用更为方便灵活。 二、根据要求作题：（共15分） 1．将逻辑函数P=AB+AC写成“与或非”表达式，并用“集电极开路与非门” 来实现。 2．图1、2中电路均由CMOS门电路构成，写出P、Q 的表达式，并画出对应A、 B、C的P、Q波形。 三、分析图3所示电路：（10分） 1）试写出8选1数据选择器的输出函数式； 2）画出A2、A1、A0从000~111连续变化时，Y的波形图； 3）说明电路的逻辑功能。 四、设计“一位十进制数”的四舍五入电路（采用8421BCD码）。要求只设定一个输出，并画出用最少“与非门”实现的逻辑电路图。（15分） 五、已知电路及CP、A的波形如图4(a) (b)所示，设触发器的初态均为“0”，试画出输出端B和C的波形。（8分） Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦 之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息 自我检测题 1．在存储器结构中，什么是“字”什么是“字长”，如何表示存储器的容量 解：采用同一个地址存放的一组二进制数，称为字。字的位数称为字长。习惯上用总的位数来表示存储器的容量，一个具有n字、每字m位的存储器，其容量一般可表示为n ×m位。 2．试述RAM和ROM的区别。 解：RAM称为随机存储器，在工作中既允许随时从指定单元内读出信息，也可以随时将信息写入指定单元，最大的优点是读写方便。但是掉电后数据丢失。 ROM在正常工作状态下只能从中读取数据，不能快速、随时地修改或重新写入数据，内部信息通常在制造过程或使用前写入， 3．试述SRAM和DRAM的区别。 解：SRAM通常采用锁存器构成存储单元，利用锁存器的双稳态结构，数据一旦被写入就能够稳定地保持下去。动态存储器则是以电容为存储单元，利用对电容器的充放电来存储信息，例如电容器含有电荷表示状态1，无电荷表示状态0。根据DRAM的机理，电容内部的电荷需要维持在一定的水平才能保证内部信息的正确性。因此，DRAM在使用时需要定时地进行信息刷新，不允许由于电容漏电导致数据信息逐渐减弱或消失。 4．与SRAM相比，闪烁存储器有何主要优点 解：容量大，掉电后数据不会丢失。 5．用ROM实现两个4位二进制数相乘，试问：该ROM需要有多少根地址线多少根数据线其存储容量为多少 解：8根地址线，8根数据线。其容量为256×8。 6．简答以下问题： （1）CPLD和FPGA有什么不同 FPGA可以达到比 CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。FPGA 更适合于触发器丰富的结构，而 CPLD更适合于触发器有限而积项丰富的结构。 在编程上 FPGA比 CPLD具有更大的灵活性；CPLD功耗要比 FPGA大；且集成度越高越明显；CPLD比 FPGA有较高的速度和较大的时间可预测性，产品可以给出引脚到引脚的最大延迟时间。CPLD的编程工艺采用 E2 CPLD的编程工艺，无需外部存储器芯片，使用简单，保密性好。而基于 SRAM编程的FPGA,其编程信息需存放在外部存储器上，需外部存储器芯片 ,且使用方法复杂，保密性差。 （2）写出三家CPLD/FPGA生产商名字。 Altera，lattice，xilinx，actel 7．真值表如表所示，如从存储器的角度去理解，AB应看为地址，F0F1F2F3应看为数据。 表 1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。 3.摩尔定律”其主要内容如下： 集成电路的集成度每18个月翻一番/每三年翻两番。 摩尔分析了集成电路迅速发展的原因， 他指出集成度的提高主要是三方面的贡献: （1）特征尺寸不断缩小，大约每3年缩小1.41倍； （2）芯片面积不断增大，大约每3年增大1.5倍； （3）器件和电路结构的改进。 4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。 5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。 6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平 7. 单位增益点. 在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dV out/dVin=1的点 8. “闩锁”现象 在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因 此它处于截止状态。但在一定的外界因素触发下，例如由电源或 输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使 PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就 会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供 大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四 层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象 9. 延迟时间： T pdo ——晶体管本征延迟时间； UL ——最大逻辑摆幅，即最大电源电压； Cg ——扇出栅电容(负载电容)； Cw ——内连线电容； Ip ——晶体管峰值电流。 Digital Integrated Circuits Final Exam, Fall 2011 School of Software Engineering University of Science and Technology of China (19:00pm–21:00 pm November24th, 2011) Name:Student ID:Score: 1. Which of the following two circuits is better in terms of speed? Why?(5 points) 2. Describe at least two methods to reduce power dissipation of digital integrated circuits. (5 points) 3. What are the advantage and disadvantage of using the transistor M r in the figure below? (4 points) 4.Reconstruct the following circuit logically to avoid glitches.Describe at least one other method to avoid glitches. (5 points) 5.Sketch a transistor-level circuit for a 6-Transistor SRAM. Describe how to size transistors to ensure writing reliability and reading stability.What is the purpose of having PMOS transistors? (10 points) 第一章数字电路基础 第一部分基础知识 一、选择题 1．以下代码中为无权码的为。 A. 8421BCD码 B. 5421BCD码 C.余三码 D.格雷码 2．以下代码中为恒权码的为。 A.8421BCD码 B. 5421BCD码 C.余三码 D.格雷码 3．一位十六进制数可以用位二进制数来表示。 A.１ B.２ C.４ D. 16 4．十进制数25用8421BCD码表示为。 A.10 101 B.0010 0101 C.100101 D.10101 5．在一个8位的存储单元中，能够存储的最大无符号整数是。 A.（256）10 B.（127）10 C.（FF）16 D.（255）10 6．与十进制数（53.5）10等值的数或代码为。 A.(0101 0011.0101)8421BCD B.(35.8)16 C.(110101.1)2 D.(65.4)8 7．矩形脉冲信号的参数有。 A.周期 B.占空比 C.脉宽 D.扫描期 8．与八进制数(47.3)8等值的数为： A. (100111.011)2 B.(27.6)16 C.(27.3 )16 D. (100111.11)2 9.常用的B C D码有。 A.奇偶校验码 B.格雷码 C.8421码 D.余三码 10．与模拟电路相比，数字电路主要的优点有。 A.容易设计 B.通用性强 C.保密性好 D.抗干扰能力强 二、判断题（正确打√，错误的打×） 1. 方波的占空比为0.5。（） 2. 8421码1001比0001大。（） 3. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。（） 4．格雷码具有任何相邻码只有一位码元不同的特性。（） 5．八进制数（18）8比十进制数（18）10小。（） 6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。（） 工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 学号 班级 任课教师 一、填空题（本大题共10小题，每空格1分，共10分） 请在每小题的空格中填上正确答案。错填、不填均无分。 1．十进制数（68）10对应的二进制数等于 ； 2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。 3．1 A ⊕可以简化为 。 4．图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。 6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。 7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。 8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。 9．JK 触发器的功能有置0、置1、保持和 。 10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样 的RAM 。 二、选择题（本大题共10小题，每小题2分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号。错选、多选或未选均无分。 11．十进制数（172）10对应的8421BCD 编码是 。 【 】 A ．（1111010）8421BCD B ．（10111010）8421BCD C ．（0）8421BCD D ．（101110010）8421BCD 12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】 数集复习笔记 By 潇然 2018.6.29 名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ = -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁 移率是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再 符合这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度 将由于散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描述。噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限NM H 来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固 定阈值： NM L =V IL - V OL NM H =V OH - V IH数字集成电路复习笔记
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