DAC设计

要：本文设计实现了一个8通道12位逐次逼近型ADC。转换器内部集成了多路复用器、并/串转换寄存器和复合型DAC，实现了数字位的串行输出。整体电路采用HSPICE进行仿真，转换速率为133ksps，转换时间为7.5ms。通过低功耗设计，工作电流降低为2.8mA。芯片基于0.6mm BiCMOS工艺完成版图设计，版图面积为2.5×2.2mm2。

关键词：逐次逼近ADC；复合结构DAC；低功耗；BiCMOS

引言

ADC是模拟系统与数字系统接口的关键部件，长期以来一直被广泛应用于通信、军事及消费电子等领域。

随着计算机和通信产业的迅猛发展，ADC在便携式设备上的应用发展迅速，正逐步向高速、高精度和低功耗的方向发展。

目前市场上占统治地位的ADC的类型主要包括：逐次逼近型(SAR)、S-菩汀⒘魉 咝汀 -菩涂梢允迪趾芨叩姆直媛剩 魉 咝涂梢员Ｖず芨叩牟裳 俾剩 饬街痔逑到峁苟际俏 寺 隳持痔囟ㄐ枨蟮淖菹蚴谐《 杓频摹 AR ADC是采样速率低于5MSPS的中高分辨率应用的常见结构，由于其实质上采用的是二进制搜索算法，内部电路可以运行在几MHz，采样速率主要由逐次逼近算法确定。

本文基于上华0.6mm BiCMOS工艺设计了一个8通道12位串行输出ADC，转换核心电路采用逐次逼近型结构，并在总结改进传统结构的基础上，采用了电压定标和电荷定标的复合式DAC结构。这种―5 4 3‖的分段式复合结构不但避免了大电容引入的匹配性问题，而且由于引入了电阻，减小了电路本身的线性误差。比较器的实现采用多级级联的放大器结构，降低了设计复杂度。最后基于CSMC 0.6mm BiCMOS工艺实现了整体版图设计。

系统结构

SAR ADC电路结构主要包含五个部分：采样保持电路、比较器、DAC、逐次逼近寄存器和逻辑控制单元。

转换中的逐次逼近是按对分原理，由控制逻辑电路完成的。其工作过程如下：启动后，控制逻辑电路首先把逐次逼近寄存器的最高位置1，其它位置0，将其存储到逐次逼近寄存器，然后经数模转换后得到一个电压值(大小约为满量程输出的一半)。这个电压值在比较器中与输入信号进行比较，比较器的输出反馈到DAC，并在下一次比较前对其进行修正。即输入信号的抽样值与DAC的初始输出值相减，余差被比较器量化，量化值再来指导控制逻辑是增加还是减少DAC的输出；然后，再次从输入抽样值中减去这个新的DAC输出值。不断重复这个过程，直至完成最后一位数字的实现。由此可见，这种数据的转变始终处于逻辑控制电路的时钟驱动之下，逐次逼近寄存器不断进行比较和移位操作，直到完成最低有效位(LSB)的转换。

这时逐次逼近寄存器的各位值均已确定，转换操作完成。

由于本设计针对的是串行多路通道转换技术，所以本文在SAR ADC基本结构的基础上，在模拟输入前端加入多路复用模块，并在输出后端加入并/串转换电路。

图1 整体结构简图和输入等效电路

为实现信号的快速精确转换，SAR ADC中重要部件是采样保持电路、比较器和DAC，等效输入电路如图1所示。在获取数据期间，被选信道作为输入给电容CHOLD充电，获取时间结束后，T/H开关打开，电荷维持在CHOLD上作为信号样本，与DAC中产生的模拟信号进行比较，将比较结果输入并/串输出寄存器，在三态总线控制下输出数字位。

电路设计与实现

采样/保持电路的性能高低限定了整个ADC的速度和精度，在设计中采用双差分底板采样技术，双差分结构以获得优良的AC性能，另外底板采样技术的应用也极大地减小了电荷注入、时钟馈通以及有限带宽所造成的误差，优化了整体性能。其中比较器的实现采用3个放大器级联结构，这样不仅极大提高了增益，而且减小了比较器的设计难度，提高了电路性能。下面重点讲述DAC的设计与实现。

SAR ADC的速度和分辨率主要受反馈电路中DAC的速度、分辨率和线性的限制，精确设计DAC是本次设计的重点和关键。传统的SAR ADC多采用简单的电阻分压式或电容电荷型结构来实现。电阻分压式转换器的优点是只需要用到一种电阻，容易保证制造精度，即使电阻出现较大的误差，也不会出现非单调性。但n位二进制输入的电阻分压式数模转换器需要2n个分压电阻以及同样数量的模拟开关，所以随着位数的增加，其所需元器件的数量会呈几何级数增加，这是它的缺点。单独用这种结构来做一个DAC的情况比较少见，但是它却在8位以下的SAR ADC中常用到。电容电荷型DAC的优点是精度较高，但缺点是面积大，对寄生电容敏感，而且还需要两相时钟，增加了设计制造的复杂度。

图2 第8通道对2.5V电压进行转换的输出波形

本文设计的DAC采用复合结构。由于本芯片是一个12位精度的ADC，要求DAC也要达到12位精度，而且对于位数较高的转换器，从芯片面积和性能方面综合考虑，组合结构较单一结构优势显著。因而本文采用5 3 4复合结构实现，即高5位MSB采用电容网络实现，中间3位采用电阻网络，而低4位LSB仍用电容网络实现，这样设计避免了不同结构实现上的不足，结合了各自的优点，较好的实现电路设计目标。此DAC的优点是具有一定的单调性，因为电阻串本质上是单调的，而且3个数字位只有一种阻值的电阻，不存在电阻失配问题。电阻串不需要预充电，转换速度比电容阵列的转换速度快，但芯片占用面积较大；电容网络最多只需满足5位数字位对应的电容精度要求便可实现12位转换匹配。所以在分配每段位数时，本文在芯片面积和转换速度之间进行了折中考虑。单独对DAC进行仿真得到其建立时间仅为12ns。

设计仿真

根据电路功能及指标要求，在Cadence环境下用Hspice对电路进行仿真。通过控制逻辑精确控制，最后实现12位数字的转换结果，图2为选择第8通道对2.5V电压进行转换的输出波形，实现了模拟信号到数字信号的正确转换。12位ADC的工作温度范围为-55℃~125℃，仿真条件为VDD＝5.0V，VSS=0V，VREF=4.096V，VAGND=0V。最后基于CSMC 0.6mm BiCMOS工艺完成了版图设计，面积为2.5×2.2mm2。

结语

本文基于CSMC 0.6mm BiCMOS工艺设计实现了一个12位串行输出ADC，采用电压定标和电荷定标组合式数模转换器技术，比较器的实现采用多级级联放大器形式，通过合理的时序控制，实现了较好的性能，转换速率为7.5ms，正常工作电流2.8mA，增益误差小于2LSB，线性误差小于1个LSB，最后版图面积为2.5×2.2mm2，此转换器对于消费电子、汽车电子及便携式产品等方面应用是具有较好性价比的选择。

参考文献：

1 Kh.handidi, Vincent S.Tso. An 8-b 1.3-MHz Successive-Approximation A/D Converter. IEEE J.

Solid-State Circuits,1990,25(3)

2 T.P.Redfern et al.. A monolithic charge-balancing successive-approximation A/D technique. IEEE J.

Solid-State Circuits, 1979, SC-14: 912-920

3 Richard K.Hester et al. Fully Differential ADC with Rail-to-Rail Common-Mode Range and Nonlinear

Capacitor Compensation. IEEE J. Solid-State Circuits, 1990, 25(12):173-183

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一种低压低温漂的CMOS带隙基准源

2010-10-03 08:15:25

摘要: 基于标准0.35umCMOS工艺，采用一级温度补偿电压作为温度曲率校正电压，与传统采用PTAT电压作为温度曲率校正电压相比，获得了一个电路结构简单，性能更好的带隙基准源。使用Hspice进行仿真，仿真结果表明电路可以在-20－100 范围内，平均温度系数约2 ppm/oC，工作电压为1V左右，获得了一个高性能的带隙基准电压源。该带隙基准源可应用于高精度模数转换器（ADC）、数模转换器（DAC）和系统集成芯片（SOC）中。

关键词：带隙基准源；曲率校正；温度系数；电源抑制比

1 引言

作为A/D、D/A转换器以及系统集成芯片（SOC）中的一个基本组件，基准电压源始终是集成电路中一个重要的单元模块。它的温度特性和抗噪声能力直接影响电路精度和性能。在高精度集成电路系统中，低温度系数﹑高电源抑制比﹑低工作电压带隙基准的设计十分重要。传统的带隙基准电路几乎都是采用一级温度补偿，而且采用的工作电压也比较高。这样产生的基准电压不能满足低温度系数和低工作电压带隙基准的要求。基于以上问题，本文根据低温度系数﹑低工作电压的要求。基于标准CMOS工艺设计，提出了温度曲率校正的方法，采用低压运算放大器，最终实现了低温度系数﹑低工作电压的CMOS带隙基准源。其工作电压可以在1V左右，温度系数为2 ppm/o C，且低频电源抑制比也比较高可达到－90dB。

2 带隙基准原理

如果将两个具有相反温度系数的量以适当的权重相加，那么结果就会显示很小的温度系数，甚至零温度系数。带隙基准就是将一个负温度系数的电压和一个正温度系数的电压加权相加来抵消温度对输出电压的影响。

2.1负温度系数电压的产生[1]

双极晶体管的基极-发射极电压（V BE ）或更一般的说，pn结二极管的正向电压，具有负温度系数。根据其物理特性，结电压V BE与温度的关系为：

（1）

式（1）中η跟三极管的结构有关，它的值大约为4。α是跟流过三极管的电流特性有关的一个量，当其电流为PTAT电流时α为1；当其电流为与温度无关的电流时α为0。T0为参考温度，V BG为硅的带隙外推电压（跟材料本身性质有关）。从式（1）中可看出VBE是一个具有负温度系数的电压。

2.2正温度系数电压的产生[1]

两个双极晶体管工作在不同的电流密度下，则其结电压（V BE）的差值（ΔV BE）跟热电压呈现性关系。假设两个尺寸一样的晶体管（I S1=I S2）其集电极电流分别为nI0和I0则：

（2）

所以ΔV BE即V T lnn是一个正温度系数的电压，其正温度系数为常数(k/q)lnn。

3一阶温度补偿电路[2] , [3] , [4]

将正﹑负温度系数的电压加权相加，可以得到一个近似与温度无关的电压基准源。采用BanBa等人提出如图1所示的电路结构。该电路中M1、M2的尺寸相同，以保证两支路流过相同的电流，即I1＝I2。同时为了保证电压Va﹑Vb相等，采用了一种低电压运算放大器进行钳位。运放的输出作为M1、M2 的偏置电压，以形成负反馈保证Va、Vb近似相等。为保证Q1和Q2工作在指数区，应适当调整支路中电流的大小，Q2和Q1的发射极面积为1：M。

所以相当于对偏置电压V bias进行了一阶温度补偿。

4 曲率补偿

4.1曲率补偿原理分析

一阶温度补偿电路(图1)典型的温度曲线如图2所示。原因主要是由于忽略了式(1)中的第三部分，使用热电压V T进行补偿时，只能补偿其一次项，而高次项的作用使带隙电压源表现如图2 的温度特性。基准源只能在某个温度点T0具有零的温度系数，而在低温与高温区域，温度系数能够达到30—100ppm/o C。为了得到温度性能更好的带隙基准电压源，有必要进行高阶温度补

偿。

图2 典型一次温度补偿温度曲线

4.2曲率校正电路[4]

对于带隙基准电压的温度系数要求高的情况下，图1所示的电路并不能满足要求。进一步分析式（1），得到要减少带隙基准电压的温度系数，必须进行曲率校正，消除式（1）中的第三项的影响。曲率校正电路如图3中所示。由于偏置电压V bias是一个温度的高阶函数，即I a、I b也是经过了一次温度补偿的电流，是温度的高阶函数。由于M1和M3的宽长比不相等，在相同的偏置电压下，电流I a与I b不相等，由于流过Q1、Q2电流分别为I a、I b+I nl(Q1的基级电流忽略不计)。

图3 带隙基准输出电路

因此，在A、B点产生了电压差。电压由V BE = V T Ln(I c/I ss)（I c是流过集级的电流），即得：V A = V T Ln(I a/I ss) ; I0 = I b+I nl;V B = V T Ln(I o/I ss) ; I nl = (V A-V B)/R nl = V T Ln[N(I a/I0)]/R nl。

Iss为反向饱和电流；V T为热电压，且V T=kT/q，其中k为波尔兹曼常数，T为绝对温度，q为电子电量；N为Q1与Q2的发射极面积比；R nl为电阻。由此可知，A﹑B两点的电压差V AB也是一个温度的高阶函数。由I nl的电流表达式可知，I nl为一个与温度成高阶函数的表达式。I nl对温度求偏导得：

在V ref的表达式中，I nl是温度的一个高阶函数，I2是已经进行了一次温度补偿的电流是，也是温度高阶函数。所以，通过调节电流I nl、I2的电流值，即调节电阻的阻值和晶体管的参数，可得到一个趋于零温度系数得基准电压V ref。

4.3 电路的整体结构

整体电路如图4所示，其中包括偏置电路、自偏置的低压运算放大器电路、一级温度补偿电路和曲率校正电路。带隙基准的输出为V ref。

图4 带隙基准整体电路

5 电路仿真 5.1 温度特性仿真

(1) 输出电压仿真结果如图5所示，电源电压VCC为2V，温度扫描范围为-20---100O C。从图中可看到在-20—41o C范围内平均温度系数为1.87ppm/o C,41—87o C为1.3ppm/o C，87—100o C为4.62 ppm/o C。在-20--100 o C范围内的平均温度系数为1.95 ppm/o C。

图5 温度特性仿真

(2) I nl温度仿真结果如图6所示，电源电压VCC为2V，温度扫描范围为-20---100O C。从图中可以看到电流I nl为一条―准二次‖曲线，这样可以更好的对带隙基准进行高阶温度补偿，获得温度性能更好的带隙基准电压源。

图6 I nl温度仿真

5.2 工作电压仿真

室温条件下，对电源进行DC扫描，仿真结果如图7所示,电压大于1.2V就可正常工作。

图7 工作电压仿真

由以上仿真结果可以看出，输出基准电压在-20---100o C范围内，平均温度系数约为2ppm/o C,工作电压为1.2V。

6 总结

文章基于标准0.35umCMOS工艺，采用一级温度补偿电压作为温度曲率校正电压，与传统采用PTAT 电压作为温度曲率校正电压相比，获得了一个电路结构简单，性能更好的基准源。使用Hspice进行仿真，得到了一种工作电压约1V，温度系数约2ppm/o C的带隙基准电压源，从仿真结果可以看到电源电压大于

1.2V电路就可以有稳定的输出电压为509.3mV。该电路具有很强的可移植性，可以应用于高精度模数转换

器（ADC）、数模转换器（DAC）和系统集成芯片（SOC）中。

参考文献

[1] Behzad Razavi. 模拟CMOS集成电路设计[M]. 西安交通大学出版社. 2000. 309-329.

[2] Andrea Boni.―Op-Amps and Startup Circuits for CMOS Bandgap Reference with Near 1-V

Supply‖.IEEE J. Solid-State Circuits, vol. 37, pp 1339 – 1343 ,Oct 2002.

[3] Hironori Banba, Hitoshi Shiga, Akira Umezawa, Takeshi Miyaba etc―A CMOS Bandgap Reference

Circuit with Sub-1 –VOperation‖. IEEE J. Solid-State Circuits, vol.34,pp 670 – 674 May 1999.

[4] 薛庆华, 周玉梅. 一种高性能CMOS能隙电压参考源的设计[J] . 微电子学与计算机, 2003,10:38 – 40 .

[5] 周耀，汪西川，陈光明.一种采用曲率补偿技术的高精度带隙基准电压源的设计[J] .微计算机信

息,2004,12

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串行A/D转换器MAX1270及其应用

2010-10-03 08:15:07

摘要：详细介绍了MAXIM公司生产的串行A/D转换器MAX1270，给出了其与单片机AT89S52的接口电路以及汇编语言A/D转换程序。将其应用于毛细管电泳电导检测系统的数据采集，转换速度和转换精度完全满足要求。

关键词：MAX1270；A/D转换；串行接口；汇编语言

1．引言

目前A/D转换器的种类繁多，从数据输出形式上可分为串行输出与并行输出两大类。其中串行输出AD转换器因其硬件接口简单而得到广泛应用。另外，从可接受的输入信号极性上看，A/D转换器又可分为单极性输入和双极性输入。在很多的数据采集场合常常面对极性可变的模拟信号。当然可将待转换信号进行电位移动以将其转化为单一极性，但如此便增加了电路的复杂性。串行输出、双极性输入A/D转换器

MAX1270[1]不增加任何硬件电路即可实现对双极性模拟信号的A/D转换。迄今为止对MAX1270的应用非常少[2]，且未见详细介绍。本文详细介绍了MAX1270的特点，给出了最简硬件接口、软件编程及应用实例。

2．MAX1270芯片介绍

MAX1270是8通道、多量程双极性输入、串行输出、逐次逼近型12 bit AD转换器。其封装形式有24脚Narrow PDIP和28脚SSOP两种。PDIP封装的引脚排列如图1所示。各有用引脚功能如下：

1－V DD，+5V电源输入端；2、4－DGND，数字地；5－SCLK，串行时钟输入端；6－/CS,片选输入端，低电平有效；7－DIN,串行数据输入，即AD转换控制字输入端；8－SSTRB,串行数据输出选通输出端；10－DOUT,串行数据输出端；11－/SHDN,掉电模式控制输入端，

低电平有效；12－AGND,模拟地；13~20－CH0~CH7,模拟信号输入端；21－REFADJ，参考电压输出/外部调节输入；23－REF，参考电压缓冲输出/ADC的参考输入。

2.1 MAX1270的控制字

MAX1270的8位控制字及其功能如表1所示。最高位START为起始位（高电平），标志控制字的开始。/CS为低电平期间，控制字在时钟脉冲SCLK作用下先高位后低位通过DIN端输入。

表1 控制字格式

2.2时钟模式与转换速率

PD1PD0为掉电/时钟模式选择位。PD1PD0＝10、11时为省电模式。正常工作时MAX1270有外部时钟与内部时钟两种工作模式。PD1PD0＝01时为外部时钟模式，串行数据的移入、移出以及数据采集、转换都由SLCK端的输入脉冲控制。PD1PD0＝00时为内部时钟模式，数据转换时钟由芯片自己产生，减轻了微处理器的负担，使得转换后的数据可在微处理器方便的任何时刻读取，利于提高微处理器的工作效率。

外部时钟模式分为25SCLK/s（每个数据转换需要25个时钟周期）和18 SCLK/s两种方式，后者转换速率稍快的原因是在全部数据转换期间/CS始终维持有效电平。内部时钟模式也有20、16、13 SCLK/s等不同转换方式。不同的时钟模式和转换方式，其转换速率不同。在外部时钟模式、SCLK速率为2MHz、18 SCLK/s时MAX1270转换速率可达110ksps。

2.3通道选择与输入范围

SEL2~SEL0为通道选择位，000~111分别选择输入通道CH0~CH7。RNG~BIP为输入范围选择位，MAX1270有4种输入范围。RNG~BIP置00时0～5V单极性输入，置01时0～+10V单极性输入；置10时-5～+5V双极性输入；置11时-10～+10V双极性输入。

2.4传输函数与输出数据格式

对单极性输入，1LSB＝FS/4096，输出数据为12位二进制码。对双极性输入，1LSB＝FS/2048，输出数据为12位二进制补码。

2.5参考电压

MAX1270可使用芯片内的4.096V参考电压，也可使用外部参考。图2是使用片外参考和片内参考时相关管脚的接法。

图2 管脚连接图(a) 使用片内参考电压(b)、(c)使用片外参考电压

3．电路硬件连接与软件编程

MAX1270与AT89S52的连接方法如图3所示。下面是用汇编语[2]言编写的一个通道AD转换子程序adconversion，外部时钟模式，转换方式25SCLK/s。控制字在R1中。转换所得12位数据高4位放入R3,低8位放入R4。

adconversion: CLR P1.0

MOV A,R1 ；将控制字送A

LCALL INPUT ；控制字输入子程序

CLR P1.1 ；SCLK第8个时钟的下降沿

CLR P1.2

SETB P1.1

CLR P1.1 ；SCLK第9个时钟的下降沿

….

SETB P1.1 ；SCLK第13个时钟的上升沿

ACALL OUTPUT ；输出AD转换后的数据

CLR P1.1

SETB P1.0

RET

INPUT: NOP ；MAX1270的控制字输入子程序MOV R2,#08H ；控制字有8位

LOOP3: CLR P1.1

RLC A ；控制字在A中

MOV P1.2, C

SETB P1.1

DJNZ R2, LOOP3

RET ；SCLK处于第8个脉冲的高电平

OUTPUT: NOP ；12位数据输出子程序

MOV R2,#04H ；输出数据高4位

LCALL OUTPUT1

MOV R3, A ；高4位送R3

MOV R2,#08H ；输出数据低8位

ACALL OUTPUT1

MOV R4, A ；低8位送R4

RET

OUTPUT1: CLR A

LOOP8: SETB P1.3 ；置P1.3为输入

CLR P1.1

NOP ；等待SSTRB由高变低，至少200ns

MOV C, P1.3

RLC A

SETB P1.1

DJNZ R2, LOOP8

RET

4．应用实例

将MAX1270数据采集电路应用于毛细管电泳电导检测系统中。该检测系统需要4路双极性数据采集，其中3路为电泳通道电流、1路为电导检测电流，其中通道电流用于监视系统工作状态，而检测电流是标志被测物质含量的关键信息。将所采集电流信号调理、转换成-10～+10V的电压信号，再经MAX1270模数转换后通过单片机串口发送给PC机存储、显示。单片机振荡频率12MHz、串口波特率62.5KHz，程序框

图如图4所示。PC机数据接收和显示由其它高级语言编写。检测系统运行结果表明该数据采集电路的采集速率和转换精度完全满足要求。

5．结论

本文介绍了MAX1270的特点并在分析工作时序的基础上首次给出外部时钟、25SCLK/S转换方式下的AD 转换程序，愿与同行交流。实际使用表明，MAX1270完全满足转换速率和转换精度要求，是双极性、多路数据采集的合理选择。

本文作者创新点如下：

①实现了MAX1270与单片机的最简接口。只需4根连接线（SCLK、DIN、DOUT、/CS）而不用SSTRB 启动数据的输出。

②AD转换后的数据即时发送给PC机，单片机不需外接数据存储器。

这两点都在一定程度上简化了硬件电路。

参考文献

[1]MAX1270/1271；Multirange, +5V, 8-Channel, Serial 12-Bit ADCs，2004

[2]刘朋，王卫红，串行A/D、D/A与TMS320C6713的接口设计，微计算机信息，2005年第7期第88页

[3]孙育才等.ATMEL新型AT89S52系列单片机及其应用[M]，北京：清华大学出版社，2005

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基于PC机的模拟信号发生器的设计

2010-10-03 08:14:43

摘要：本文介绍了一种利用PC机设备来设计模拟信号发生器的方案。该方案通过利用PC机内的充分资源来产生各种所需波形，然后通过USB2.0接口输出。在PC机外采用DAC8580对数字信号进行DA转换，并用CPLD对整个电路进行控制。

关键词：CPLD；DAC；并串行转换；数字滤波器

1 引言

在实际研发各种控制器、显示器等涉及到数据采集的电子仪器的时候，对这些产品进行性能测试是必不可少的。购买专用的信号发生器不但价格昂贵，而且可扩展性能较差；把研发的产品放到实际工作环境，不但不便于调试，而且很多工业现场也不允许。考虑到PC机的普及程度，可以利用现有的资源来设计一个模拟信号发生器，同时运用CPLD进行电路控制，可以方便的实现电路扩展。

2 模拟信号发生器设计与实现

2．1 设计思想

在PC机上产生波形信号通过USB2.0接口传入USB接收模块。USB接收模块将接收到的波形信号传输给CPLD。由于DAC8580是16位串行输入的DA转换器，CPLD需要对波形信号的数据格式进行并行到串行的转换。DAC8580对从CPLD传输过来的串行数据进行DA转换，输出所需的模拟信号。

模拟信号发生器整体框图如图一所示。

图一整体框图

2．2 基于CPLD的数据并串行转换

DAC8580是串行输入的DA转换器，而从USB模块中传出的是并行数据，所以需要在CPLD中进行数据的并串行转换。数据转换器的工作原理图如图二所示，其中TXD[7:0]是并行数据输入信号，TCLK是数据转换器的时钟信号，RESET是数据转换器控制模块内部复位信号，MWDSL是电平敏感锁存器使能信号，TRST是一位锁存器模块复位信号，TXDATA是串行数据输出信号。当数据转换器开始工作的时候，电平敏感锁存器使能信号（MWDSL）有效，并行数据被送入锁存器，之后，控制模块产生并入串出移位寄存器装入信号（STLD），以在时钟信号（TCLK）的作用下，将并行数据装入并入串出移位寄存器，然后，控制模块再产生并入串出移位寄存器移位信号（STLD），并在时钟信号（TCLK）的作用下，将并行数据移出。

图二数据并串行转换器工作原理图

本设计中采用Altera的CPLD（FLEX EPF10K20RC240）来实现数据转换器的硬件电路功能，并用Quartus Ⅱ软件进行源文件设计。在电路顶层，我们采用原理图和结构图的形式进行数据转换器的整体框架设计。Quartus Ⅱ为实现不同的逻辑功能提供了大

量的基本单元符号和宏功能模块，这些符号与模块的管脚定义与功能一般都是默认的，而在结构图输入方式中，我们可以根据自行定义模块的管脚与功能。结构图定义的模块上只是一些自行定义的方框和管脚符

号, 没有涉及其内部具体逻辑, 因而这种模块称之为顶层模块。顶层模块的内部具体逻辑可以通过硬件描述语言来编写，也可以通过底层模块来充实和支持顶层模块。底层模块是与顶层模块相对的概念，一个源文件可以包涵多级模块，但是最底层的模块必然是一种由各种门和触发器等基本逻辑器件组成的基本原理图或者是用硬件描述语言描述的电路逻辑,可以说它是顶层原理图的内核所在。

电平敏感锁存器、一位锁存器模块以及控制模块部分调用系统库内的宏模块, 因为这一部分硬件电路已很成熟, 而且并不是很复杂。并入串出移位寄存器采用结构图方式输入，其内部具体逻辑通过VHDL硬件描述语言来实现，其VHDL 源文件如下:

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY parrial IS

PORT

(

STLD : IN STD_LOGIC;

CLK : IN STD_LOGIC;

Q1 : IN STD_LOGIC;

Q2 : IN STD_LOGIC;

Q3 : IN STD_LOGIC;

Q4 : IN STD_LOGIC;

Q5 : IN STD_LOGIC;

Q6 : IN STD_LOGIC;

Q7 : IN STD_LOGIC;

Q8 : IN STD_LOGIC;

shiftout : OUT STD_LOGIC

);

END parrial;

ARCHITECTURE parrial_architecture OF parrial IS signal latch : std_logic_vector (7 downto 0) ;

begin

process (CLK,STLD,Q1 ,Q2 ,Q3,Q4 ,Q5 ,Q6 ,Q7,Q8) begin

if (CLK‘event and CLK=?1‘) then

if (STLD =?1‘) then

latch(7) <= Q8;

latch(6) <= Q7;

latch(5) <= Q6;

latch(4) <= Q5;

latch(3) <= Q4;

latch(2) <= Q3;

latch(1) <= Q2;

latch(0) <= Q1;

else

latch(0) <= latch(1) ;

latch(1) <= latch(2) ;

latch(2) <= latch(3) ;

latch(3) <= latch(4) ;

latch(4) <= latch(5) ;

latch(5) <= latch(6) ;

latch(6) <= latch(7) ;

latch(7) <= ?1‘;

end if ;

end if ;

end process;

shiftout<=latch(0);

END parrial_architecture;

通过调试、编译，最后得出仿真结果，接收的并行数据为：D0=?1‘，D1＝?0‘，D2＝?1‘，D3＝?0‘，D4＝?0‘，D5＝?1‘，D6＝?1‘，D7＝?0‘，仿真图如图三所示。

图三数据转换器仿真图

2．3 基于CPLD的DA转换

DAC8580是16位串行输入、电压输出，高速低噪声DA转换器，可以实现2～16倍内部插值。最高数据更新率为16MSPS。其内部逻辑电路如图四所示。