实验五：数字锁相环与位同步

实验五：数字锁相环与位同步

一、实验目的

1. 掌握数字锁相环工作原理以及触发式数字锁相环的快速捕获原理。

2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。

3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。

二、实验内容

1. 观察数字环的失锁状态、锁定状态。

2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。

3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。

三、基本原理

可用窄带带通滤波器，锁相环来提取位同步信号。实验一中用模数混合锁相环（电荷泵锁相环）提取位同步信号，它要求输入信号是一个准周期数字信号。实验三中的模拟环也可以提取位同步信号，它要求输入准周期正弦信号。本实验使用数字锁相环提取位同步信号，它不要求输入信号一定是周期信号或准周期信号，其工作频率低于模数环和模拟环。

用于提取位同步信号的数字环有超前滞后型数字环和触发器型数字环，此实验系统中的位同步提取模块用的是触发器型数字环，它具有捕捉时间短、抗噪能力强等特点。位同步模块原理框图如图5-1所示，电原理图如图5-2所示（见附录）。其内部仅使用+5V电压。

位同步器由控制器、数字锁相环及脉冲展宽器组成，数字锁相环包括数字鉴相器、量化器、数字环路滤波器、数控振荡器等单元。

下面介绍位同步器的工作原理。

数字锁相环是一个单片机系统，主要器件是单片机89C51及可编程计数器8254。环路中使用了两片8254，共六个计数器，分别表示为8254A0、8254A1、8254A2、8254B0、8254B1、8254B2。它们分别工作在M0、M1、M2三种工作模式。M0为计数中断方式，M1为单稳方式，M2为分频方式。除地址线、数据线外，每个8254芯片还有时钟输入端C 、门控信号输入端G 和输出端O 。

数字鉴相器电原理图及波形图如图5-3（a ）、图5-3（b ）所示。输出信号宽度正比于信号ui 及uo 上升沿之间的相位差，最大值为ui 的码元宽度。称此鉴相器为触发器型鉴相器，称包含有触发器型鉴相器的数字环路为触发器型数字锁相环。

u i

(b) 波形(a) 电

路u d

u o

图5-3 数字鉴相器

量化器把相位误差变为多进制数字信号，它由工作于M0方式、计数常数为N0的8254 B2完成（N0为量化级数，此处N0=52）。ud 作为8254B2的门控信号，ud 为高电平时8254B2进行减计数，ud 为低电平时禁止计数，计数结束后从8254B2读得的数字为

Nd= N0-N ’d

式中N ’d 为ud 脉冲宽度的量化值（下面用量化值表示脉冲宽度和时间间隔），N0≥N ’d ，读数结束后再给8254B2写入计数常数N0。读数时刻由8254A2控制，它工作在M1模式，计数常数为N0，ui 作为门控信号。一个ui 脉冲使8254A2产生一个宽度为N0的负脉冲，倒相后变为正脉冲送到89C51的 端，而89C51的外中断1被设置为负跳变中断申请方式。由于8254A2产生的脉冲宽度不小于ud 脉冲宽度且它们的前沿处于同一时刻，所以可以确保中断申请后对8254B2读数时它已停止计数。

数字环路滤波器由软件完成。可采用许多种软件算法，一种简单有效的方法是对一组N0作平均处理。设无噪声时环路锁定后ui 与uo 的相位差为N0/2，则在噪声的作用下，锁定时的相位误差可能大于N0/2也可能小于N0/2。这两种情况出现的概率相同，所以平均处理可以减小噪声的影响，m 个Nd 值的平均值为 ∑

==m i di d m N N 1 （5-2）

数字滤波器的输出为

N c = N o / 2 + N d (5-3）

数控振荡器由四个8254计数器及一些门电路构成，其原理框图如图5-4所示，图中已注明了各个计数器的工作方式和计数常数。

以下分析环路的锁定状态及捕捉过程，此时不考虑噪声的影响。

图5-4 数控振荡器 环路开始工作时，软件使8254B0和8254B1输出高电平，从而使8254A1处于计数工作状态、8254B1处于停止计数状态，G6处于开启状态，8254A1输出一个周期为N0的周期信号。若环路处于锁定状态，则N ’d=N0/2，由式（5-1）及式（5-2）得Nd=N0/2。此时89c51的P1.4口不输出触发脉冲，8254A0输出端仍保持初始化时的高电平，从而使8254B0的门控端G 保持低电平、输出端O 保持高电平。这样可保持8254A1、8254B1的工作状态不变、环路仍处于锁定状态。若环路失锁，则N ’d ≠N0/2，Nd ≠N0/2，P1.4口输出一个正脉冲u2，在u2作用下，8254A0输出一个宽度为N0的负脉冲，倒

相后变为正脉冲u3送给与门G2。G2的另一个输入信号u1来自8254A1。在G1输出的宽度为N 0的正脉冲持续时间内，8254A1一定有（也只有）一个负脉冲信号输入，此负脉冲经G4倒相后与G1输出的正脉冲相与后给8254B0的G端送一个触发信号u4。在u4的作用下，8254B0输出一个宽度为N0-2的负脉冲。在这段时间内，8254A1停止计数工作，8254B1进行减计数且在此时间内的最后一个时钟周期输出一个负脉冲。8254B0输出的负脉冲的后沿重新启动8254A1，使它重新作÷N0分频。设m=1，上述过程的有关波形如图5-5所示，图中u O为环路锁定状态下数控振荡器的输出信号。由图5-5可见，不管失锁时相位误差多少（不会大于N0），只要对数控振荡器作一次调整，就可使环路进入锁定状态，从而实现快速捕捉。

程序流程如图5-6所示，输入信号ui使IE1置“1”，且使8254B2计数，对IE1进行位操作时又使之置“0”。由于量化误差，故当Nd为N0／2，N0/2＋1或N0/2－1时，环路皆处于锁定状态，不对数控振荡器进行调整。程序中令m=16，进行16次鉴相后做一次平均运算，若发现环路失锁，则对数控振荡器进行一次调整。

控制器的作用是保证每次对8254B2进行读操作之前鉴相器只输出一个正脉冲，它由或门7432（U5:B）及16分频器74190（U13）组成。

图5-5 捕获过程波形

当数字环输入信号的码速率与数控振荡器的固有频率完全相同时，环路锁定后输入信号与反馈信号（即位同步信号）的相位关系是固定的且符合抽样判决器的要求（当然开环时它们的相位误差也是固定的，但不符合抽样判决器的要求）。输入信号码速率决定于发送端的时钟频率，数控振荡器固有频率决定于位同步器的时钟频率和数控振荡器固有分频比。由于时钟信号频率稳定度是有限的，故这两个时钟信号的频率不可能完全相同，因此锁相环输入信号码速率与数控振荡器固有频率不可能完全相等（即环路固有频差不为0）。数字环位同步器是一个离散同步器，只有当输入信号的电平发生跳变时才可能对输入信号的相位和反馈信号的相位进行比较从而调整反馈信号的相位，在两次相位调整的时间间隔内，反馈信号的相位相对于输入信号的相位是变化的，即数字环位同步器提取的位同步信号的相位是抖动的，即使输入信号无噪声也是如此。

图5-6 锁相环程序流程

显然，收发时钟频率稳定度越高，数字环的固有频差就越小，提取的位同步信号的相位抖动范围越小。反之，对同步信号的相位抖动要求越严格，则收发时钟的频率稳定度也应越高。

位同步信号抖动范围还与数字位同步器输入信号的连“1”或“0”个数有关，连“1”或“0”个数越多，两次相位调整之间的时间间隔越长，位同步信号的

相位抖动越大。

对于NRZ码来说，允许其连“1”、连“0”的个数决定于数字环的同步保持时间tc。tc与收发时钟频率稳定度 、码速率RB、允许的同步误差最大值的关系为：

tC =η/（2RBε）

tC的定义是：位同步器输入信号断开后，收发位同步信号相位误差不超过的时间。

关于数字环位同步器的工作原理，可参考文献[3]、[4]、[5]。

用模拟环位同步器或模数环位同步器提取的位同步信号的相位抖动与固有频差

无关，但随信息码连“1”、连“0”的个数增多而增大。

四、实验步骤

本实验使用数字信源单元和位同步单元。

1、熟悉位同步单元工作原理。将数字信源单元的NRZ-OUT连接到位同步单元的S-IN点，接通实验箱电源。调整信源模块的K1、K

2、K3开关，使NRZ-OUT的连“0”和连“1”个数较少。

2、观察数字环的锁定状态和失锁状态。

将示波器的两个探头分别接数字信源单元的NRZ-OUT和位同步单元的

BS-OUT，调节位同步单元上的可变电容C2，观察数字环的锁定状态和失锁状态。锁定时BS-OUT信号上升沿位于NRZ-OUT信号的码元中间且在很小范围内抖动；失锁时，BS-OUT的相位抖动很大，可能超出一个码元宽度范围，变

得模糊混乱。

3、观察位同步信号抖动范围与位同步器输入信号连“1”或连“0”个数的关系。

调节可变电容使环路锁定且BS-OUT信号相位抖动范围最小（即固有频差最小），增大NRZ-OUT信号的连“0”或连“1”个数，观察BS-OUT信号的相位抖动变化情况。

4、观察位同步器的快速捕捉现象、位同步信号相位抖动大小及同步保持时

间与环路固有频差的关系。

先使BS-OUT 信号的相位抖动最小，按一下复位键，观察NRZ-OUT 与BS-OUT 信号的之间的相位关系变化快慢情况，再按一下复位键，观察快速捕捉现象（位同步信号BS-OUT 的相位一步调整到位）。再微调位同步单元上的可变电容（即增大固有频差）当BS-OUT 相位抖动增大时按一下复位键，观察NRZ-OUT 信号与BS-OUT 信号的相位关变化快慢情况并与固有频差最小时进行定性比较。

五、 实验报告要求

1、数字环位同步器输入NRZ 码连“1”或连“0”个数增加时，提取的位同步信号相位抖动增大，试解释此现象。

答：输入NRZ 码连“1”或连“0”个数增加时，鉴相器输出脉冲的平均周期增大，数字环路滤波器输出的控制信号平均周期增大，即需要经过更长的时间才对DCO 的相位调整一次。而DCO 输出的位同步信号重复频率与环路输入的NRZ 码的码速率之间有一定误差，当对DCO 不进行相位的调整时，其输出信号的上升沿与码元中心之间的偏差将不断增大，相位调节时间间隔越长这种偏差越大，即位同步信号相位抖动越大。

2、设数字环固有频差为Δf ，允许同步信号相位抖动范围为码元宽度TS 的η倍，求同步保持时间tC 及允许输入的NRZ 码的连“1”或“0”个数最大值。

答：c t 时间内有固有频差产生的相位误差为,

4c ft Ts πη 时间可等效为相位位值为2πη，故422c

c ft t f ηππη==∴ ；即在c t 时间内不对DCO 进行相位调节，位同步信号抖动范围小于c T π。设允许输入的NRZ 码的连“1”或连“0”最大

个数为M ，鉴相N 次后DLF 才有一个输出信号即对DCO 进行一次相位调节，则2s c m N T t f η== ，2s m N T f η

=

3、数字环同步器的同步抖动范围随固有频差增大而增大，试解释此现象。 答：固有频差越大，DCO 输出位同步信号与环路输入信号之间的相位误差增大的越快，而环路对DCO 的相位调节时间间隔，平均值是不变的（当输入信号

一定时），故当固有频差增大时，位同步信号的同步抖动范围增大。

4、若将AMI码或HDB3码整流后作为数字环位同步器的输入信号，能否提取出位同步信号？为什么？对这两种码的信息代码中连“1”个数有无限制？对AMI码的信息代码中连“0”个数有无限制？对HDB3码的信息代码中连“0”个数有无限制？为什么？

答：能。因为将AMI码或HDB3码整流后得到的是一个单极性归零码，其上升沿使鉴相器输出高电平，从而使同步正常工作。对这种码的信息代码连“1”个数无限制，因为连“1”代码对应AMI码及HDB3码为宽度等于码元宽度一半的正脉冲或负脉冲，整流后全为占空比为0.5的正脉冲，脉冲上升沿的个数等于信息代码“1”码的个数；对AMI码的信息代码中连“0”个数有限制，因AMI码连“0”个数等于信息代码连“0”个数，不产生脉冲，也就没有上升沿；对HDB3码的信息代码中连“0”个数无限制，因为不管信息代码连“0”个数有多大，HDB3码中连“0”个数最多为3.即鉴相器在四个码元内至少工作一次。

6、试解释本实验使用的数字锁相环快速捕捉机理，并与超前滞后型数字环进行比较。

答：这个实验中可对DCO的分频比任意调节，一次调节就可以使环路锁定，而在超前滞后型数字环中每次调节只能使DCO的分频比增大1或者减1，需多次调节才能使环路锁定。

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

高频-锁相环调频发射与接收

实验十一锁相环调频发射与接收实验 121180166 赵琛 一、实验目的 1. 加深锁相环工作原理和调频波解调原理的理解。 2. 掌握NE564构成的锁相环鉴频电路的原理和调试方法。 3. 锁相环调频发射电路与锁相环鉴频接收电路进行通信实验，加深对通信系统的理解。 二、实验使用仪器 1．NE564锁相和调频实验板 2．100MHz泰克双踪示波器 3. FLUKE万用表 4. 高频信号源 5. 低频信号源 三、实验基本原理与电路 1. 锁相环鉴频电路 用锁相环路可实现调频信号的解调。如果将环路的频带设计得足够宽，则压控振荡器的振荡频率跟随输入信号的频率而变。若压控振荡器的电压-频率变换特性是线性的，则加到压控振荡器的电压，即环路滤波器输出电压的变化规律必定与调制信号的规律相同。故从环路滤波器的输出端，可得到解调信号。用锁相环进行已调频波解调是利用锁相环的跟踪特性，这种电路称调制解调型PLL。锁相鉴频原理框图如图11-1所示 图11-1锁相鉴频原理框图

采用NE564锁相环集成芯片来实现鉴频，由于其内部的压控振荡器转换增益不高，为了获得有效的解调输出信号，要求输入调频信号的频偏尽可能的大一些。 下图11-2是NE564构成调频信号解调的典型电路图。 图11-2 NE564构成调频信号解调的典型电路图 2.实验电路 锁相环鉴频实验电路见图11-3： 图11-3 调频信号解调实验电路图

电路原理： 电容C12和C13是5V的直流电源的去耦电容，NE564的1脚和10脚外接5V 正电源，8脚接地。12脚和13脚之间有一个可变电容，可以微调压控振荡器的中心频率，跳线开关S8可以切换固定电容，决定了载波中心频率的范围。已调频信号从TP1处输入，电容C1是隔直电容，调频信号从6脚输入鉴相器，电阻R1和电容C2是7脚外接的滤波电路。9脚是压控振荡器的输出端，电阻R3是上拉电阻。3脚是鉴相器的另外一个输入端，9脚和3脚相连构成调频解调电路。调频信号可以从9脚输出，在TP4端可以通过示波器观察调频信号。芯片的4，5脚分别外接低通滤波器的滤波电容。TP3是环路低通滤波器的输出端。滑动变阻器W1可以调节芯片2脚的基准电流，从而调整NE564的频率锁定范围。16脚是FSK解调的输出端。在16脚处可以外接示波器观察FSK解调出的TTL电平的数字基带信号。14脚是普通调频信号的解调输出端，在TP3处可以用示波器观察到解调输出的调制信号，电容C14是解调信号输出端外接的积分电容。15脚是NE564内部斯密特触发器的迟滞电压控制端。 四、实验内容 1. 锁相环路的调整。 2. 锁相环路调频电路的调整。 3. 锁相环路鉴频电路的调整。 4. 锁相环调频发射电路与接收电路的通信实验。 五、实验步骤 1. 锁相环路调频电路的调整 在实验箱主板上插上锁相环调频与测试电路实验模块和锁相环鉴频实验电路模块，接通实验箱上电源开关，电源指标灯点亮。根据实验十调整好锁相环调频电路，产生中心频率为10.7MHz的调频信号输出。 2. 锁相环路鉴频电路的调整 将开关S8的1端合上，微调滑动变阻器W1和可变电容CW，使得在TP4处测得的压控振荡器的振荡频率为10.7M。 锁相环路调频电路的调整完毕后，将锁相环调频与测试电路实验板产生的调频信号（FM）由OUT端接入锁相环路鉴频电路模块TP1端。当锁相环鉴频电路模

数字锁相环实验

实验二 数字锁相环实验 一、实验原理和电路说明 在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。 同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。 B C A H G F E D 本地时钟14336KHz 外部测试64KHz 倍频 ÷63 ÷64 ÷65 ÷28 ÷4 延时10ns 采样1 采样2 UM01：FPGA TPMZ03 TPMZ05 图2.2.1 数字锁相环的结构 TPMZ04 TPMZ02 ÷8 TPMZ01 数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA 内部实现，其工作过程如图2.2.2所示。

A ：14336KHz B ：448KHz C ：64KHz E ：16KHz F ：16KHz 000111011/631/641/651/64 D ：16KHz (G, H) 可变分频器分频数 T1时刻 T2时刻 T3时刻 T4时刻 图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征 在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E 、F 对D 信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。 在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图2.2.2中D 点的时钟与输入参考时钟C 没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D 点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为惯性方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D 点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D 点时钟信号的时钟沿在E 、F 时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。 在该模块中，各测试点定义如下： 1、 TPMZ01：本地经数字锁相环之后输出时钟（56KHz ） 2、 TPMZ02：本地经数字锁相环之后输出时钟（16KHz ） 3、 TPMZ03：外部输入时钟÷4分频后信号（16KHz ） 4、 TPMZ04：外部输入时钟÷4分频后延时信号（16KHz ） 5、 TPMZ05：数字锁相环调整信号 注：以上测试点通过JM05测试头引出，测量时请在测试引出板上进行。JM05的排列如下图所示：

数字锁相环介绍

数字锁相环介绍

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数字锁相环试验讲义 一、锁相环的分类 模拟、数字如何定义？何谓数字锁相环。是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？ 二、数字锁相环的实际应用 欲成其事，先明其义。 现代数字系统设计中，锁相环有什么样的作用。 1）在ASIC设计中的应用。 主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。 例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2）在信号源产生方面的应用 例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。 3）无线通信领域的实际应用 例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。 广义的数字锁相环包括扩频通信中的码跟踪。 三、数字锁相环的基本原理 一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。 四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。 在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。 下面的框图是一个实用的数字锁相环的实现框图。

锁相环的基本原理和模型

1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器

滤波法及数字锁相环法位同步提取实验 模拟锁相环实验 载波同步帧同步实验

实验十九滤波法及数字锁相环法位同步提取实验 实验项目三数字锁相环法位同步观测 （1）观测“数字锁相环输入”和“输入跳变指示”，观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。 从图中可以观察出，若前一位数据有跳变，则判断有效，“输入跳变指示”输出表示1；否则，输出0表示判断无效。 （2）观测“数字锁相环输入”和“鉴相输出”。观测相位超前滞后的情况 数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。经观察比较，“鉴相输出”比“数字锁相环输入”超前两个码元。

（3）观测“插入指示”和“扣除指示”。 （4）以信号源模块“CLK ”为触发，观测13号模块的“BS2”。 思考题：分析波形有何特点，为什么会出现这种情况。 因为可变分频器的输出信号频率与实验所需频率接近，将其和从信号中提取的相位参考信号同时送入相位比较器，比较的结果若是载波频率高了，就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入 一个脉冲，相当于本地振荡频率上升，从而了达到同步的目的。 思考题：BS2恢复的时钟是否有抖动的情况，为什么？试分析BS2抖动的区间有多大？如何减小这个抖动的区间？ 有抖动的存在，是因为可变分频器的存在使得下一个时钟沿的到来时间不确定，从而引入了相位抖动。而这种引入的误差是无法消除的。减小相位抖动的方法就是将分频器的分频数提高。

实验二十 模拟锁相环实验 实验项目一 VCO 自由振荡观测 （1）示波器CH1接TH8，CH2接TH4输出，对比观测输入及输出波形。 实验项目二 同步带测量 （1） 示波器CH1接13号模块TH8模拟锁相环输入，CH2接TH4输出BS1，观察TH4 输出处于锁定状态。将正弦波频率调小直到输出波形失锁，此时的频率大小f1为 400Hz ；将频率调大，直到TH4输出处于失锁状态，记下此时频率f2为 9.25kHz 。 对比波形可以发现TH8与TH4信号输入与输出错位半个周期 如右图所示，方波抖动，说明处于失锁状态。 记下两次波形失锁的频率，可计 算 出 同 步 带 f=9.25KHz-400Hz=8.85KHz 。

用锁相环路设计FM调制解调器

用锁相环路设计FM调制解调器 一、基于锁相环的调频调制原理 FM调制原理图（PLL调制器） 根据环路的线性相位模型，可以导出在调制信号U f(t)作用下，环路的输出相位（以下均用它的拉普拉斯变换表示）：﹒ =He（s）﹒（1/s）﹒K0﹒UF(s) VCO输出频率相对于自由振荡频率ω0的频偏即为sθ2(s)。有以上式得 Sθ2(s)= He（s）﹒K0 ﹒UF(s) 由于K0是常数，He（s）具有高通特性，可见只要在He（s）的带通之内，输出频偏与调制信号的幅度成正比，这样就产生了FM信号。由以上说明可知，完成FM依赖于锁相环路的误差传递函数He（s），必须使调制频率Ω在频率特性He（jΩ）的通带之内才行。因为He （jΩ）具有高通特性，所以图方案在调制频率Ω很低，进入He（j Ω）的阻带之后，调制频偏是很小的。 二，simulink仿真框图（FM调制）为：

各元器件参数如下： 环路滤波器的参数为： 电压控制振荡器的参数为：

调制信号的参数为： 输出波形图为：

三,基于锁相环的调频解调原理 调制跟踪的锁相环路本身就是一个FM解调器，从压控振荡器输入端得到解调输出。 发射机部分用PLL集成电路构成，VCO作为FM调制器，PD用一个相乘器，这里用作缓冲发大，只要在另一端加一固定偏置电压即可。接收机是一通用的线性PLL电路。利用PLL良好的调制跟踪特性，使PLL跟踪输入FM信号的瞬时相位的变化，从而从VCO控制端获得解调输出。 四，simulink仿真框图为：

各元器件参数如下： 环路滤波器的参数为： 电压控制振荡器的参数为： 调制信号的参数为：

通信原理数字锁相环实验

通信原理实验报告三数字锁相环实验

实验3数字锁相环实验 一、实验原理和电路说明 在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。 同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。 图2.2.1 数字锁相环的结构 数字锁相环的结构如图所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图所示。

T1时刻T2时刻T3时刻T4时刻 图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征 在图，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。 在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。 在该模块中，各测试点定义如下： 1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz） 2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz） 3、TPMZ03：外部输入时钟÷4分频后信号（16KHz） 4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz） 5、TPMZ05：数字锁相环调整信号

数字锁相环MATLAB代码

奈奎斯特型全数字锁相环（NR-DPLL） 注：本文截取于通信原理课程综合设计，载波提取部分中的锁相环解调部分中的基础锁相环。MATLAB编程仿真实现，想要simulink实现的同学要失望啦。代码在本文末，抱歉未加注释。理解本文需要的知识：信号与系统，数字信号处理，同步技术。

2.7载波的同步提取 提取载波信息可用锁相环进行跟踪载波或调制信息。本文采用奈奎斯特型全数字锁相环（NR-DPLL ）对接收信号进行载波同步提取，并用于相干解调。 2.7.1 NR-DPLL 结构介绍 数字锁相环的基本组成如下 图2-6 数字锁相环的组成 NR-DPLL 是基于奈奎斯特采样鉴相器、数字环路滤波器、数字控制振荡器的一种数字锁相环。下面分别对各部分作简要介绍。 2.7.2 奈奎斯特采样鉴相器 奈奎斯特采样鉴相器的组成框图如图2-7所示。 图2-7 奈奎斯特采样鉴相器的组成框图 为了表述方便，设数字控制振荡器（NCO ）输出的本振数字信号为 0002()cos(())k k k u t U t t ωθ=+ (2.7-1) 输入信号 101()sin(())i u t U t t ωθ=+ (2.7-2)

其中 100()(),i i o t t t θωθωωω=?+?=- 输入信号经A/D 采样后，第k 个采样时刻采样量化后的数字信号为 01()sin(())i k i k k u t U t t ωθ=+ (2.7-3) 对输入信号进行A/D 变换的采样速率由带通信号奈奎斯特采样定理确定，但为防止信号频谱混叠并保证信号相位信息的有效抽取，采样速率一般选取前置带通滤波器的两倍带宽以上。 令()(),()()i k i o k o u t u k u t u k ==，即()i u k 和()o u k 相乘后，经低通滤波得到的数字误差信号 ()sin ()d d e u k U k θ= (2.7-4) 式中 12()()()e k k k θθθ=- (2.7-5) 2.7.3 数字环路滤波器 数字环路滤波器与模拟环路中环路滤波器的作用是一样的，都是为了抑制高频分量及噪声，且滤波器的参数直接影响环路的性能。在实际应用中一阶数字环路滤波器的实现形式如图2-8所示。 图2-8 一阶数字环路滤波器的实现形式 其Z 域传递函数： 2 11 ()z ()1c d u k G F G u k z -=+-（）= (2.7-6) 按照图2-8中所实现的数字滤波器，其频率特性与理想积分滤波器的频率特性一致；两种滤波器参数之间也有着一定的对应关系。 对理想积分滤波器的传递

完整版锁相环工作原理.doc

基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率

全数字锁相环毕业设计终稿

安徽大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011年9月 导师姓名：吴秀龙职称/学位：教授/博士 导师所在单位：安徽大学电子信息工程学院 完成时间：2015 年5月

全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

滤波法及数字锁相环法位同步提取实验和帧同步提取实验教学文案

滤波法及数字锁相环法位同步提取实验和帧同步提取实验

滤波法及数字锁相环法位同步提取实验和帧同步提取实验 一、实验目的 1、掌握滤波法提取位同步信号的原理及其对信息码的要求； 2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求； 3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念； 4、掌握巴克码识别原理； 5、掌握同步保护原理； 6、掌握假同步、漏同步、捕捉态、维持态的概念。 二、实验内容 1、熟悉实验箱 2、滤波法位同步带通滤波器幅频特性测量； 3、滤波法位同步恢复观测； 4、数字锁相环位同步观测； 5、帧同步提取实验。 三、实验条件/器材 滤波法及数字锁相环法位同步提取实验： 1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块 2、双踪示波器（模拟/数字） 3、连接线若干 帧同步提取实验： 1、主控&信号源、7号模块 2、双踪示波器（模拟/数字） 3、连接线若干 四、实验原理 滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134; 帧同步提取实验原理见通信原理综合实验指导书P141。 五、实验过程及结果分析 （一）熟悉实验箱 （二）滤波法位同步带通滤波器幅频特性测量 1、连线及相关设置 （1）关电，连线。 （2）开电，设置主控，选择【信号源】→【输出波形】。设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。 （3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V的正弦波。 2、实验操作及波形观测 分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out” 的幅度填入下表，并绘制幅频特性曲线。

实验十一 锁相环调频与鉴频电路

实验十一锁相环调频与鉴频电路 实验目的 1. 加深锁相环工作原理和锁相环调频与鉴频的原理的理解。 2.掌握锁相环调频与鉴频的测试方法。 二、实验使用仪器 1．锁相环调频与测试实验板、锁相环鉴频实验板 2．高频信号源、低频信号源、100MHz双踪示波器、谱分析仪、万用表。 三、实验基本原理与电路 1．锁相调频电路 锁相调频原理框图如图11-1所示。载波为频率稳定性很高的方波。相位比较器的输出中包含了载波与已调波之间的相位差形成的直流电压和信号的交流电压，若低通滤波器的幅频特性与信号的幅频特性之间基本互不重叠，那么低通滤波器的输出中将不包含信号的频率分量，而只有与载波锁定后的直流电压，所以已调波的载频被锁定在输入载波的频率上。 图11-1锁相调频原理框图与频谱关系 采用CD4046锁相环集成芯片来实现鉴频的实验电路如图10-5所示。2．锁相鉴频电路

锁相环鉴频电路的系统原理框图如图11-2所示，设输入为，输出为，低通滤波器的传递函数为。 图11-2锁相鉴频电路的原理框图 为直流分量，经隔直电路将被隔除，输出端仅有由输入引起的输出。由正弦信号进过线性系统的输出为幅值被传递函数的幅频特性函数加权，相位增加传递函数的相频特性函数，输出可表示为 采用CD4046锁相环集成芯片来实现鉴频的实际电路如图11-3所示。调频信号FM从相位比较器I输入（14端），PLL入锁后，VCO的振荡频率将跟踪调频信号的频率变化，经低通滤波器滤去载频信号后，从10端输出解调信号。 四、实验内容 1.锁相环路调频电路调频 2.锁相环路鉴频电路鉴频 五、实验步骤 1. 锁相环路调频电路调频

实验电路如图10-5 选择相位比较器1。接通J1、J3下、J4， J2下。用高频信号源输出频率为500KHz、幅值为10V的01方波，作为载波由IN1输入到实验电路。用低频信号源输出频率为1kHZ、幅值为1V的调制信号从IN2加入。在OUT 端可得到调频波中心频率为500KHz的调频信号。 用谱分析仪观察调频波的频谱。分别改变信号的频率和幅值，观察调频波的频谱的变化。绘制定性的频谱，试述调频波的频谱与信号的幅值、频率的关系。 2．锁相环路鉴频电路鉴频 选择相位比较器1，J2断开。锁相环路调频电路的调整完毕后，将锁相环调频与测试电路实验板产生的调频信号（FM）由OUT端接入锁相环路鉴频电路模块IN端。当锁相环路鉴频电路模块的锁相环在FM信号上锁定时，压控振荡器跟踪这个信号频率的瞬间，VCO的输入电压是来自相位检测的经滤波的误差电压，它包含由产生的直流分量和引起的输出。由OUT端输出。 用示波器输入交流耦合观察、记录鉴频输出波形。并与输入调频电路的信号做比较，分析增益、谐波失真、延时等。 六、思考题 1.估算本锁相环调频实验电路的信号的下限频率。 2. 试分析输入调频信号与鉴频输出波形的延时形成的原因。 3. 总结由本实验的收获、体会及对本实验的建议。

全数字锁相环的设计

全数字锁相环的设计 锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。 这里介绍一种采用硬件描述语言设计的方案。 结构及工作原理 一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。

图异或门鉴相器在环路锁定及极限相位差下的波形 变模可逆计数器 变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。 图脉冲加减电路工作波形 除计数器

数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓

数字锁相环试验讲义 一、锁相环的分类 模拟、数字如何定义？何谓数字锁相环。是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？ 二、数字锁相环的实际应用 欲成其事，先明其义。 现代数字系统设计中，锁相环有什么样的作用。 1）在ASIC设计中的应用。 主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。 例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2）在信号源产生方面的应用 例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。 3）无线通信领域的实际应用 例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。 广义的数字锁相环包括扩频通信中的码跟踪。 三、数字锁相环的基本原理 一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。 四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。 在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。 下面的框图是一个实用的数字锁相环的实现框图。