计组answer02
“计算机组织结构”作业02参考答案
任桐炜
rentw@https://www.wendangku.net/doc/bb914598.html,
1.一个组关联Cache由64个行组成，每组4行。主存储器包含4K个块，每块128字，请
表示主存地址的格式。
由每块128字得到块内地址长7位，64行每组4行得一共16组，需要4位表示，标记需要12（4K）-4（组号）=8位
2.一个两路组关联的Cache具有8K字节的容量，每行16字节。64M字节的主存时字节可
寻址的（即以字节为单位进行访问）。请给出主存地址格式。
根据每行16个字节，算出块内地址为4；根据2^9行和2路组，算出组号为8位；根据主存为64M。即：
[花霞，121250049]
3.假设Cache有4K字，每行32字。对十六进制主存地址：111111、666666、BBBBBB，请
用十六进制格式表示如下信息：(1)直接映射Cache的地址格式，(2)全关联映射Cache 的地址格式，(3)两路组关联Cache的地址格式。（提示：每个映射方式下，需要将标记、块内地址等分开表示。）[刘璟121250083]
1)共6位说明地址长24，cache一共有4K/32=2^7行，即标记12行号7块内地址5
2)块号19
4.计算机系统包含容量为32K×16位的主存，按字编址，每字16位。Cache采用4路组关
联的映射方式，数据区大小为4K字，主存块大小为64字。假设Cache初始时是空的，处理器顺序地从存储单元（每个存储单元中包含1个字）0,1,…,4351中取数，然后再重复这一顺序9次，并且Cache的速度是主存的10倍，同时假设块替换用LRU算法。
请说明使用Cache后的改进。
主存地址为：标记5，组号4，块内地址6
4352/64=68，即在前68块中操作10次，第一个轮回68次全部未命中，第二个轮回0,1,2,3四个组分别有编号未命中，未命中号为：0,1,2,3,16,17,18,19,32,33,34, 35,48,49,50,51,64,65,66,67共20次（因为只有四路，所以读取64~67的时候替换0,1,2,3那一路，下一次读取0,1,2,3的时候因为是LRU就去替换16~19那一路，，以下类推，轮番替换，所以上面这20个数是永远未命中的）得命中率为P=(4352*10-68-20*9)/43520=99.43%
设cache的读取时间为T，则主存的读取时间为10T，则使用缓存后，系统效率提高到原来的N倍，N为：N= 10T/(T+10*0.0057T)=9.5
5.考虑一个每行16个字节的4行Cache，主存按每块16个字节划分，即块0有地址0到
15的16个字节，等等。先考虑以程序，它以如下地址顺序访问主存：
一次：63～70
循环10次：15～32，80～95
(a)假设Cache组织成直接映射式。块0、4、…指派到行0，块1、5、…指派到行1，
如此类推。请计算命中率。
(b)假设Cache组织成两路组关联映射式，共有两组，每组两行。偶序号块指派到组0，
奇序号块指派到组1。使用LRU替换策略，请计算命中率。
(a)一次有63，64未命中，循环第一次有15，16，32，80未命中，以后9次有16,80
未命中，所以命中率P=(8+18*10+16*10-2-4-2*9)/348=0.931 [张鹤腾，121250206]
(b)前面一样，后9次循环都命中，所以P=(348-6)/348=0.983
6.考虑一个存取时间为1ns和命中率H=0.95的L1 Cache。假设我们修改了此Cache的设
计（Cache的容量、组织），从而是命中率提升到0.97，但也使存取时间增大到1.5ns。
为使此设计能导致性能改善，这个改变需要满足什么条件？这一结论说明了什么？
设主存速度为cache的1/T倍，则主存读写所耗为Tns，必须满足：
T*(1-0.95)+1>T*(1-0.97)+1.5 算得T>25，即cache的速度需要比主存快25倍以上。
说明了必须根据主存和cache的速度来选择合适的cache块容量大小，过大过小都有可能使效率降低。
7.假设主存中的5个块{1,2,3,4,5}映射到cache的同一组，对于主存块访问地址流
{1,2,3,4,1,2,5,1,2,3,4,5}，在3-路组关联、4-路组关联、5-路组关联方式下，分别说明LRU算法和FIFO算法的命中情况。
8.
LRU算法
P=7/12=0.583 FIFO算法
P=3/12=0.25
P=2/12=1/6=0.167 5-路
9.对一个有两级Cache的系统，定义：T C1 = 第一级Cache存取时间；T C2 = 第二级Cache
存取时间；H1 = 第一级Cache命中率；H2 = 组合的第一/二级Cache命中率。请给出读操作时间的表示。（提示：需要假设主存的存取时间）
设主存存取时间为T m
T read= T C1+(1- H1)* T C2+(1- H2)*T m
10.假设某处理器的时钟频率为1.2GHz，当L1 cache无缺失时的CPI为1（即CPU可以快
速地从L1 cache中读取指令，并在1个时钟周期内完成）。访问一次主存的时间为100ns （包括所有缺失处理），L1 cache的局部缺失率为2%。若增加一个L2 cache，并假定L2 cache的访问时间为5ns，而且其容量足够大到使全局缺失率仅为0.5%。分析增加L2 cache后处理器执行程序的效率提高了多少？
CPU时钟周期为1/1.2GHZ=0.833ns
未增加L2时读一条指令平均耗时：T1=5/6+100*2%=2.833ns
增加L2后：T2=5/6ns+2%*5ns+100*0.5%ns=1.433ns
则效率提高到了原来的T1/T2=1.977倍
计组实验报告
计算机组成原理实验报告 实验1：VERILOG 设计基础 专业班级：14级计算机二班 学号：14048001 姓名：杨娜 学号：14048003 姓名：周蓉 实验地点：理工楼901 实验时间：2016年5月14日
实验十VGA显示控制器的设计 一、实验目的 1、学习VERILOG的基本语法和编程规则 2、掌握通用寄存器等常用基本数字模块的VERILOG描述和基本设计方法 3、理解带使能控制和异步清零的8位寄存器的设计原理 4、掌握使用VERILOG设计和验证带使能控制和异步清零的8位寄存器的方法 5、掌握移位寄存器的设计方法 二、实验任务 1、设计一个带使能控制和异步清零的8位寄存器REG8X，实现8位输入的锁存，在时钟的上升沿处得到一个8位的输出和一个8位的反向输出，将结果显示在发光二极管。 模块的端口描述如下： 模块的参考物理结构如下： R7 R6 R i R 0 7 6 i 0 带使能控制和异步清零的8位寄存器 模块的使用注意事项
1.数据源D（7..0）一直加在寄存器的数据输入端； 2.周期性的时钟信号Clock一直加在寄存器的时钟输入端 3.使能信号Enable控制寄存器是否接受数据。当Enable = '0'时，寄存器不 接受数据，保持原来的状态不变；当Enable = '1'时，在时钟信号Clock正 跳变时，寄存器接受并保存当时D（7..0）的数据； 4.本寄存器其它方面的功能与上述的寄存器相同。 完成的参考电路图如下：dout=q 2、设计一个有左、右移位功能的8位寄存器REGSHIFT8，并仿真验证。
三、实验内容 1、通过输入数据先进行计算，并通过实验进行验证REG8X。 (1)、将清零信号Resetn（sw17）设为0，将输入信号D（sw7~sw0）设为10101010，观察输出信号Q（ledr7~ledr0）和Qb（ledg7~ledg0），观察并记录输出。 (2)、将清零信号Resetn（sw17）设为1，在时钟信号处输入一个上升沿（按下key0），观察并记录输出。 (3)、将输入信号D（sw7~sw0）设为01010101，观察并记录输出。 (4)、在时钟信号处输入一个上升沿（按下key0），观察并记录输出。 (5)、自行完善设计表格，观察并记录测试输出。 实验数据表 2、通过输入数据先进行计算，并通过实验进行验证REGSHIFT8。 (1)、测试清零信号Resetn (2)、测试移位功能 (3)、测试寄存功能 (4)、自行设计表格观察并记录测试输出。 实验数据表
国家一,二等水准测量示范2006
国家一、二等水准测量规范 1 范围 本标准规定了在全国建立一、二等水准网的布设原则、施测方法和精度指标。 本标准适用于国家一、二等水准网的布测。区域性的精密水准也可参照使用。 2 规范性引用文件 下列标准中的条款通过本标准的引用而成为本标准的条款。凡是注日期的引用文件，其随后所有的修改单（不包括勘误的内容）或修订版均不适用于本标准，然而，鼓励根据本标准达成协议的各方研究是否可使用这些文件的最新版本。凡是不注日期的引用文件，其最新版本适用于本标准。GB/T3161 光学经纬仪 GB/T10156 水准仪 GB/T16818 中、短程光电测距规范 GB/T18314 全球定位系统（GPS测量规范） GB50007-2002 建筑地基基础设计规范 CH1001 测绘技术总结编写规定 CH1002 测绘产品检查验收规定
CH1003 测绘产品质量评定标准 CH/T1004 测绘技术设计规定 CH/T2004 测量外业电子记录基本规定 CB/T2006 水准测量电子记录规定 JJG8 水准标尺检定规程 JJG414 光学经纬仪检定规程 JJG425 水准仪检定规程 JJG703 光电测距仪检定规程 JJF1118 全球定位系统（GPS）接收机（测地型和导航型）校准规范3 术语和定义 下列术语和定义适用于本标准： 3.1 结点node 水准网中至少连接三条水准测线的水准点。 3.2 水准路线levelling line 同级水准网中两相邻结点间的水准测线 3.3 区段section
水准路线中两相邻基本水准点间的水准测线 3.4 测段levelling section 两相邻水准点间的水准测线 3.5 连测connect levelling 将水准点或其他高程点包含在水准路线中的观测。 3.6 支测branch levelling 自路线中任一水准点起，至其他任何固定的观测。 3.7 接测adjioning levelling 新设水准路线中任一点连接其他水准路线上水准点的观测。 3.8 检测check levelling 检查已测高差的变化是否符合规定而进行的观测。 3.9 重测repeated levelling 因成果质量不合格而重新进行的观测。 3.10
杭电计组实验报告10
计组实验十 老师：包健 一、源代码测试模块代码： module Top( inputinclk, inputmem_clk, inputrst, outputreg[7:0] LED, input [3:0] SW ); wireclk; MyButtonmb( .clk_100MHz(mem_clk), .BTN(inclk), .BTN_Out(clk) ); wire [31:0] ALU_F; wire [31:0] M_R_Data; wire ZF; wire OF; wire [31:0]PC; My_I_CPUmy_i_cpu( .clk(clk), .mem_clk(mem_clk), .rst(rst), .ALU_F(ALU_F), .M_R_Data(M_R_Data), .ZFF(ZF), .OF(OF), .PC_out(PC) ); always@(*) begin case(SW) 4'd0:LED=ALU_F[7:0]; 4'd1:LED=ALU_F[15:8]; 4'd2:LED=ALU_F[23:16]; 4'd3:LED=ALU_F[31:24]; 4'd4:LED=M_R_Data[7:0];
4'd5:LED=M_R_Data[15:8]; 4'd6:LED=M_R_Data[23:16]; 4'd7:LED=M_R_Data[31:24]; 4'd8:LED={ZF,6'd0,OF}; 4'd12:LED=PC[7:0]; 4'd13:LED=PC[15:8]; 4'd14:LED=PC[23:16]; 4'd15:LED=PC[31:24]; default:LED=8'b0000_0000; endcase end endmodule 顶层模块代码： moduleMy_I_CPU( inputclk, inputmem_clk, inputrst, output [31:0] ALU_F, output [31:0] M_R_Data, output ZFF, output OF, output [31:0]PC_out ); //wire clk_n = ~clk; wire[31:0] codes; wire [31:0]PC_new; reg [31:0]PC; Inst_Fetch1 inst_fetch( .PC(PC), .rst(rst), .clk(clk), .Inst_codes(codes), .PC_new(PC_new) ); wire[5:0] OP; wire[5:0] func;
计组-加法器实验报告
半加器、全加器、串行进位加法器以及超前进位加法器 一、实验原理 1.一位半加器 A和B异或产生和Sum，与产生进位C 2.一位全加器 将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器 3.4位串行进位加法器 将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器
4.超前进位加法器（4位） ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum ⑵进位链（Cmaker） 四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位
⑶超前进位加法器 将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。
二、实验器材 QuartusII仿真软件，实验箱 三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果
四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化 不到位。另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。当位数增加的时候，超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径 的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致
杭电计组实验1-全加器设计实验
杭电计组实验1-全加器设计实验 杭州电子科技大学计算机学院实验报告实验项目：实验1-全加器设计实验课程名称：计算机组成原理与系统结构课程设计姓名： 学号： 同组姓名： 学号： 实验位置（机号）： 自己的笔记本实验日期： 指导教师： 实验内容（算法、程序、步骤和方法）一、实验目的（1），学习ISE工具软件的使用及仿真方法（2）学习FPGA程序的下载方法（3）熟悉Nexys3实验板（4）掌握运用VerilogHDL进行结构描述与建模的技巧和方法（5）掌握二进制全加器的原理和设计方法二、实验仪器ISE工具软件三、步骤、方法（1）启动XilinxISE 软件，选择File-NewProject,输入工程名，默认选择后，点击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。 （2）在工程管理区的任意位置右击，选择NewSource命令。弹出NewSourceWizard对话框，选择VerilogModule,并输入Verilog文件名shiyan1，点击Next按钮进入下一步，点击Finish完成创建。 （3）编辑程序源代码，然后编译，综合；选择Synthesize--XST项中的CheckSyntax右击选择Run命令，并查看RTL视图；如果编译出错，则需要修改程序代码，直至正确。 （4）在工程管理区将View类型设置成Simulation，在任意位置右击，选择NewSource命令，选择VerilogTestFixture选项。输入文件名shiyan1_test，点击Next，点击Finish，完成。编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。 （5）由于实验一并未链接实验板，所以后面的链接实验板的步骤此处没有。 操作过程及结果一、操作过程实验过程和描述： moduleshiyan1(A,B,C,F,Ci);inputA,B,C;outputF,Ci;wireA,B,C,F,Ci;wi reS1,S2,S3;xorXU1(F,A,B,C),XU2(S1,A,B);andAU1(S2,A,B),AU2(S3,S1,C);or OU1(Ci,S2,S3);endmodule仿真代码 moduleshiyan1_test;//InputsregA;regB;regC;//OutputswireF;wireCi;/ /InstantiatetheUnitUnderTest(UUT)shiyan1uut(.A(A),.B(B),.C(C),.F(F),. Ci(Ci));initialbegin//InitializeInputsA=0;B=0;C=0;//Wait100nsforgloba lresettofinish#100;//AddstimulushereA=0;B=0;C=0;#100A=0;B=0;C=1;#100A =0;B=1;C=0;#100A=0;B=1;C=1;#100A=1;B=0;C=0;#100A=1;B=0;C=1;#100A=1;B= 1;C=0;#100A=1;B=1;C=1;EndRTL图 二、结果 思考题： （（1）根据查看顶层模块RTL的最外层的输入输出接口，和实验指导书式（14.1）所示电路相比，该电路图的输入输出引脚和这个加法器的引脚图式是相符合的。 （（2））尝试使用数据流描述方式现实现
计组实验二实验报告-80868088指令系统
HUNAN UNIVERSITY 课程实习报告 题目： 8086/8088指令系统 学生姓名 学生学号 专业班级计算机科学与技术2班 指导老师 完成日期2013年4月21日
一、实验目的 利用debug工具的e和u功能找出8086/8088指令系统的指令格式中各种操作吗编码对应的指令功能，得到8086/8088操作吗从00~FF所对应的的汇编指令的名字。并加以分析总结，形成你的关于8086/8088指令系统操作码编码方法的实验报告。 二、实验过程 1、编写C++程序，生成debug的输入文件（shuru.txt） 2、将shuru.txt复制到debug的根目录下，在debug界面输入如下指令“debug
打开out2.txt，对256条记录进行分析。 三、256条记录 指令码汇编指令 ------------------------------------------------------------- 0B76:0100 0000 ADD [BX+SI],AL 0B76:0100 0100 ADD [BX+SI],AX 0B76:0100 0200 ADD AL,[BX+SI] 0B76:0100 0300 ADD AX,[BX+SI] 0B76:0100 0400 ADD AL,00 0B76:0100 050000 ADD AX,0000 0B76:0100 06 PUSH ES 0B76:0100 07 POP ES 0B76:0100 0800 OR [BX+SI],AL 0B76:0100 0900 OR [BX+SI],AX 0B76:0100 0A00 OR AL,[BX+SI] 0B76:0100 0B00 OR AX,[BX+SI] 0B76:0100 0C00 OR AL,00 0B76:0100 0D0000 OR AX,0000 0B76:0100 0E PUSH CS 0B76:0100 0F DB 0F 0B76:0100 1000 ADC [BX+SI],AL 0B76:0100 1100 ADC [BX+SI],AX 0B76:0100 1200 ADC AL,[BX+SI] 0B76:0100 1300 ADC AX,[BX+SI] 0B76:0100 1400 ADC AL,00 0B76:0100 150000 ADC AX,0000 0B76:0100 16 PUSH SS 0B76:0100 17 POP SS 0B76:0100 1800 SBB [BX+SI],AL 0B76:0100 1900 SBB [BX+SI],AX 0B76:0100 1A00 SBB AL,[BX+SI] 0B76:0100 1B00 SBB AX,[BX+SI] 0B76:0100 1C00 SBB AL,00 0B76:0100 1D0000 SBB AX,0000 0B76:0100 1E PUSH DS 0B76:0100 1F POP DS 0B76:0100 2000 AND [BX+SI],AL 0B76:0100 2100 AND [BX+SI],AX 0B76:0100 2200 AND AL,[BX+SI] 0B76:0100 2300 AND AX,[BX+SI] 0B76:0100 2400 AND AL,00 0B76:0100 250000 AND AX,0000
计组-4位乘法器实验报告
实验4位乘法器实验报告 姓名：X XX 学号：X XX 专业：计算机科学与技术课程名称：计算机组成同组学生姓名：无 实验时间：实验地点：指导老师：XXX 一、实验目的和要求 1.熟练掌握乘法器的工作原理和逻辑功能 二、实验内容和原理 实验内容： 根据课本上例3-7的原理，来实现4位移位乘法器的设计。 具体要求：1. 乘数和被乘数都是4位 2. 生成的乘积是8位的 3. 计算中涉及的所有数都是无符号数 4.需要设计重置功能 5.需要分步计算出结果（4位乘数的运算，需要四步算出结果） 实验原理： 1.乘法器原理图
2.本实验的要求： 1.需要设计按钮和相应开关，来增加乘数和被乘数 2.每按一下M13，给一个时钟，数码管的左边两位显示每一步的乘 积 3.4步计算出最终结果后，LED灯亮，按RESET重新开始计算 三、主要仪器设备 1.Spartan-III开发板1套 2.装有ISE的PC机1台 四、操作方法与实验步骤 实验步骤： 1.创建新的工程和新的源文件 2.编写verilog代码（top模块、display模块、乘法运算模块、去抖动模块以及 UCF引脚） 3.进行编译 4.进行Debug 工作，通过编译。
5.. 生成FPGA代码，下载到实验板上并调试，看是否与实现了预期功能 操作方法： TOP: module alu_top(clk, switch, o_seg, o_sel); input wire clk; input wire[4:0] switch; output wire [7:0] o_seg; // 只需七段显示数字，不用小数点 output wire [3:0] o_sel; // 4个数码管的位选 wire[15:0] disp_num; reg [15:0] i_r, i_s; wire [15:0] disp_code; wire o_zf; //zero detector initial begin i_r <= 16'h1122; //0x1122 i_s <= 16'h3344; //0x3344 end alu M1(i_r, i_s, switch[4:2], o_zf, disp_code); display M3(clk, disp_num, o_seg, o_sel); assign disp_num = switch[0]?disp_code:(switch[1] ? i_s : i_r); endmodule
计组实验二
计算机科学与技术系 实验报告 专业名称计算机科学与技术 课程名称计算机组成原理 项目名称静态随机存储器实验 班级 学号 姓名 同组人员无 实验日期 2016.5.10
一、实验目的与要求 (一)实验目的： 掌握静态随机存储RAM工作特性及数据的读写方法 实验要求： 1.实验之前，应认真准备，写出实验步骤和具体设计内容，否则实验效率会很低，一次实验时间根本无法完成实验任务； 2.应在实验前掌握所以控制信号的作用，写出实验预习报告并带入实验室； 3.实验过程中，应认真进行实验操作，既不要因为粗心造成短路等事故而损坏设备，又要自习思考实验有关内容； 4.实验之后，应认真思考总结，写出实验报告，包括实验步骤和具体实验结果，遇到的问题和分析与解决思路。还应写出自己的心得体会，也可以对教学实验提出新的建议等。实验报告要上交老师。 二、实验逻辑原理图与分析 2.1 画实验逻辑原理图 D7 - - - - - - - - - - - - - -D0 O E C S D7- - - - - - - - - - - - - - D0 R D A10—A8 A7- - - - - - - - - - - - -A0 WE 读写译码 74LS273 74LS245 IN单元AD7 | AD0
2.2 逻辑原理图分析 1、存储器数据线接至数据总线，数据总线上接有8个LED 灯显示D7—D0 的内容。地址线接至地址总线，地址总线上接有8 个LED 灯显示A7—A0 的内容，地址由地址锁存器（74LS273，位于PC&AR单元）给出。 2、数据开关（位于IN单元）经一个三态门（74LS245）连至数据总线，分时给出地址和数据。地址寄存器为8位，接入6116的地址A7—A0，6116 的高三位地址A10—A8 接地，所以其实际容量为256 字节。 3、实验箱中所有单元的时序都连接至时序控制台操作，CRL都连接至CON 按钮。实验时T3由时序单元给出，其余信号由CON单元的二进制开关模拟给出，其中，IOM应为低，RD、WR高有效，MR、MW低有效，LDAR高有效。 三、数据通路图及分析(画出数据通路图并作出分析) 数据总线 ×××××××× OE# CE# ××××××××WR# MEM单元 A1 A8 ××××××××RD# ×××××××× AR单元 ≥1 ×××××××× IN单元
测量学试题及参考答案
土木工程测量学属于属于（A）的范畴。 A、工程测量学 B、生物学 C、物理学 D、数学 土木工程测量学主要面向（A）、道路、桥梁、水利等学科 A、土木建筑环境 B、生态 C、资源 D、气象 在国家各级管理工作中，（测量）和地图资源是不可缺少的重要工具 我国以（A）作为大地水准面的位置 A、黄海 B、爱琴海 C、地中海 D、大西洋 地面点到大地水准面的铅垂距离叫做（A）。 A海拔B、距离C、高度D、深度 最近测量的一次珠穆朗玛峰的高度是（A）。 A、8844.43 B、8744.43 C、8644.43 D、8944.43 由于地球自转运动，地球上任意点都要受到（离心力）和（地球引力）的双重作用。2、20 世纪初随着飞机的出现和摄影测量理论的发展，产生了（A） A、航空摄影测量 B、地面摄影测量 C、海洋摄影测量 D、森林摄影测量 3、测量工作的基本任务是确定（A）的位置。 A、地面点 B、海洋点 C、高空点 D、森林点 测量学涉及到（地球科学）和测绘科学技术等学科。 测绘是（测量）和绘图的简称。 在国民经济和社会发展规划中，（测量）信息是最重要的基础信息之一。 地表上的一点位置一般可以用（大地）坐标系表示 当个别地区引用绝对高程困难时，可采用（任意假定）的水准面作为起算高程的基准面。 两个地面点之间的高程差称（高差）。
大地水准面虽是曲面，当测量区域（如半径不大 于10km的范围）较小时，可以用测量区中点的（切平面）面来代替曲 面。 确定投影面有时要用平面直角坐标系确 定，一般规定平面直角坐标系中象限的顺序按（逆时 针）方向编号。 高斯平面直角坐标系采用（高斯投影）方法建立。 投影带从首子午线起，每经差 （6）度划一带。位于各带中央的子午线，称为该带的（中央子午线） 把中央子午线经投影展开后是一条（直 线） 为了根据横坐标能确定该店位于哪一个6度带内，还应该在（横坐标值）前冠以带 号。 高斯投影中离中央子午线的部分变形小，离中央子午线越远变性（越大），两侧对称。 当测绘大比例尺图要求投影变形更小时，可采用 （3度）投影法。 在以10km为半径的圆面积之内进行距离测量时，可以把水准面当做（水平 面)看待 就高程测量而言，即使距离很短，也应顾及（地球曲率）对高程的影响 地球曲率对（水平距离），（水平角），（高差)的影响，从而决定了在多大面积范围能容许水 平面代替水准面 测图时，主要就是测定碎步点的平面位置和（高 程）。 当安置一次仪器要求测出若干个前视点的高程时，仪高法比高程法（方 便）。 水准测量的原理是利用水准仪提供的（水平视），读数竖立于两个点上的水准尺上的读数来测定两点间对的高度，再根据已知点的高程计算待测点的高程。 高差为正，说明前视点（A）后视读数。 A：高于B：低于C:等于D：小于等于 地球表面复杂多样的形态，可分为(__地物_)和__(_地貌__)两大类。
计组实验报告.
武汉大学计算机学院计算机科学与技术专业 CPU设计实验报告 实验名称:开放式实验CPU设计课题名称: 计算机组成原理 班级: 指导教师：徐爱萍 组长: 组员: 二零一五年三月
目录 目录 (1) 1 实验环境 (2) 1.1 Quartus Ⅱ介绍 (2) 1.2 硬件描述语言（VHDL） (3) 1.3实验的主要成果 (3) 2 实验要求 (5) 2. 1 指令格式要求 (5) 2. 2 指令流程及微信号序列分析 (6) 2.2.1 ADD指令分析 (6) 2.2.2 ADC指令分析 (7) 2.2.3 SUB指令分析 (7) 2.2.4 SBC指令分析 (7) 2.2.5 INC指令分析 (7) 2.2.6 DEC指令分析 (8) 2.2.7 SHL指令分析 (8) 2.2.8 SHR指令分析 (8) 2.2.9 MOVR指令分析 (8) 2.2.10 MOVD指令分析 (9) 2.2.11 LDRR指令分析 (9) 2.2.12 STRR指令分析 (10) 2.2.13 JMP指令分析 (10) 2.2.14 JRC指令分析 (11) 2.2.15 JRZ指令分析 (11) 2.2.16 JRS指令分析 (11) 2.2.17 CLC指令分析 (11) 2.2.18 STC指令分析 (11) 3.部件仿真实验 (11) 3.1 八个通用寄存器设计与仿真 (11) 3.1.1 设计代码 (11) 3.1.2 RTL连接图 (17) 3.1.3 仿真过程 (17) 3.2算术逻辑单元设计与仿真 (18) 3.2.1 设计代码 (18) 3.2.2 RTL连接图 (21) 3.2.3 仿真过程 (22) 4. CPU设计 (23) 4.1取指设计 (23) 4.2指令译码的设计 (25) 4.3执行部分设计 (28) 4.4存储器部分设计 (31) 4.5通用寄存器组设计 (32)
计组实验报告--部分
2、设计报告 2、1实验方法 本实验要完成的工作主要包括： 1、指令系统的设计 2、利用VHDL语言完成实验CPU的设计，包括通用寄存器的设计、取值部分设计、指令译 码设计、执行设计、存储器设计、程序包设计和顶层设计设计 3、在Quatus II 平台上进行仿真，并下载到TEC-CA教学实验箱上进行调试。 这三大部分为并行关系，只有在完成上一部分的基础上才能继续进行下一步，而第二大部分可以同时并行进行。 实验的主要流程图为图2.1所示。 图2.1
在指令系统和CPU逻辑设计时，主要的方法是先根据老师给的指令要求，确定CPU所要实现的功能，根据寄存器等的情况划分指令格式，然后根据功能写出指令，根据不同指令的特点将它们分组并确定操作码；接下来设想每条指令的执行过程，需要哪些硬件支持，最后确定整个CPU的逻辑结构图。 2、2总体说明 2.2.1 CPU组成部件 实验CPU由5部分组成：取指部分instru_fetch、指令译码部分decoder_unit、执行部分exe_unit、存储器部分memory_unit和通用寄存器组fegile.另外，还有一个程序包exe_cpu_components，将各底层设计实体作为元件存储，供各设计实体使用。顶层设计实体exe_cpu完成5个组成部分的链接。 GR（8位，4个寄存器），ALU（8位），时序节拍发生器timer,AR(8位)，IR（8位），PC(8位)、PC(8位)，RAM(8位)，组合期间T1，T2，T3。逻辑控制器件controller，地址总线（8位），数据总线（8位）。 2、2、2整机原理实验图
图2.2.1 图2.2.2
计组实验一
实验报告
一．实验目的 熟悉存储器和总线的硬件电，掌握静态随机存储器 RAM 工作特性及数据的读写方法。了解与实验相关的各控制信号的意义，了解三态门在共享总线上所起的隔离作用，了解锁存器的作用及地址锁存的意义。 二．实验要求 按照实验步骤完成实验项目，实现对存储器的访问。 三．实验原理 实验所用的静态存储器由一片6116（2K×8bit）构成（位于MEM 单元），如图1所示。6116有三个控制线：CS（片选线）、OE（读线）、WE（写线），其功能如表1所示，当片选有效（CS=0）时，OE=0 时进行读操作，WE=0 时进行写操作，本实验将CS 常接地。 （图一） 由于存储器（MEM）最终是要挂接到CPU 上，所以其还需要一个读写控制逻辑，使得CPU 能控制MEM 的读写，实验中的读写控制逻辑如图2 所示，由于T3 的参与，可以保证MEM 的写脉宽与T3 一致，T3 由时序单元的TS3 给出（时序单元的介绍见第三章3.3 系统实验单元电路中6．时序与操作台单元部分）。IOM 用来选择是对I/O 还是对MEM 进行读写操作，RD=1 时为读，WR=1 时为写。 （图2）
实验原理图如图3所示，存储器数据线接至数据总线，数据总线上接有8 个LED 灯显示 D7…D0 的内容。地址线接至地址总线，地址总线上接有8 个LED 灯显示A7…A0 的内容，地址由地址锁存器（74LS273，位于PC&AR 单元）给出。数据开关（位于IN 单元）经一个三态门（74LS245）连至数据总线，分时给出地址和数据。地址寄存器为8 位，接入6116 的地址A7…A0，6116 的高三位地址A10…A8 接地，所以其实际容量为256 字节。 图3 存储器实验原理图 实验箱中所有单元的时序都连接至时序与操作台单元，CLR 都连接至CON 单元的CLR 按钮。实验时T3 由时序单元给出，其余信号由CON 单元的二进制开关模拟给出，其中IOM 应为低（即MEM 操作），RD、WR 高有效，MR 和MW 低有效，LDAR 高有效。 四，实验步骤
水准测量毕业论文
水准测量及三角高程 第一部分绪论.................................................... - 2 - 一测量学的任务与作用........................................ - 2 - 二、控制测量的基本任务及其作用............................. - 2 - 三、高程控制测量........................................... - 2 - 第二部分高程基准面与高程系统.................................... - 2 - 一、高程基准面和水准点..................................... - 2 - 二、大地高程系统........................................... - 2 - 三、正高高程系统........................................... - 3 - 四、正常高高程系统......................................... - 3 - 第三部分高程控制网的布设........................................ - 3 - 一、水准网布设.............................................. - 3 - ㈠国家水准网的布设概念................................... - 3 - 二、三角网的施测........................................... - 3 - 第四部分精密水准测量............................................ - 4 - 精密水准测量................................................ - 4 - ㈠精密水准测量的一般规定................................. - 4 - ㈡一、二等水准测量的操作步骤............................. - 5 - 第五部分三角高程测量............................................ - 8 - 一、三角高程测量的观测...................................... - 8 - （一）二、三级导线....................................... - 8 - （二）三角高程测量的计算................................. - 8 - 式中:D以km为单位。二、三角高程测量的精度.................. - 9 - 第六部分....................................................... - 10 - 致谢....................................................... - 10 -
计算机组成原理--实验二算术逻辑运算实验
实验二算术逻辑运算实验 一、实验目的 （1）了解运算器芯片（74LS181）的逻辑功能。 （2）掌握运算器数据的载入、读取方法，掌握运算器工作模式的设置。 （3）观察在不同工作模式下数据运算的规则。 二、实验原理 1.运算器芯片（74LS181）的逻辑功能 74LS181是一种数据宽度为4个二进制位的多功能运算器芯片，封装在壳中，封装形式如图2-3所示。 5V A1 B1 A2 B2 A3 B3 Cn4 F3 BO A0 S3 S2 S1 S0 Cn M F0 F1 F2 GND 图 2-3 74LS181封装图 主要引脚有： （1）A0—A3：第一组操作数据输入端。 （2）B0—B3：第二组操作数据输入端。 （3）F0—F3：操作结果数据输入端。 （4）F0—F3：操作功能控制端。 （5）：低端进位接收端。
（6）：高端进位输出端。 （7）M：算数/逻辑功能控制端。 芯片的逻辑功能见表2-1.从表中可以看到当控制端S0—S3为1001、M为0、 为1时，操作结果数据输出端F0—F3上的数据等于第一组操作数据输入端A0—A3上的数据加第二组操作数据输入端B0—B3上的数据。当S0—S3、M、 上控制信号电平不同时，74LS181芯片完成不同功能的逻辑运算操作或算数运算操作。在加法运算操作时，、进位信号低电平有效；减法运算操作时，、 借位信号高电平有效；而逻辑运算操作时，、进位信号无意义。 2.运算器实验逻辑电路 试验台运算器实验逻辑电路中，两片74LS181芯片构成一个长度为8位的运算器，两片74LS181分别作为第一操作数据寄存器和第二操作数据寄存器，一片74LS254作为操作结果数据输出缓冲器，逻辑结构如图2-4所示。途中算术运算操作时的进位Cy判别进位指示电路；判零Zi和零标志电路指示电路，将在实验三中使用。 第一操作数据由B-DA1(BUS TO DATA1)负脉冲控制信号送入名为DA1的第一操作数据寄存器，第二操作数据由B-DA2(BUS TO DATA2)负脉冲控制信号送入名为DA2的第二操作数据寄存器。74LS181的运算结果数据由（ALU TO BUS）低电平控制信号送总线。S0—S3、M芯片模式控制信号同时与两片74LS181的S0—S3、M端相连，保证二者以同一工作模式工作。实验电路的低端进位接收端Ci与低4位74LS181的相连，用于接收外部进位信号。低4为74LS181的与高4位74LS181的上相连，实现高、低4位之间进位信号的传递。高4位之间进位信号的传递。高4位74LS181的送进位Cy判别和进位指示电路。 表2-1 74LS181 芯片逻辑功能表
一二等水准测量规范
城市轨道交通工程~地面高程控制测量一、二等水准测量规范4.1 一般规定 4.1.1 城市轨道交通工程高程测量应采用统一的高程系统，并应与现有城市高程系统相一致。 4.1.2 城市轨道交通工程高程控制网为水准网，应分两个等级布设：一等水准网是与城市二等水准网精度一致的水准网，二等水准网是加密的水准网。现有城市一、二等水准点间距小于4km时，应一次布设城市轨道交通工程二等水准网。 4.1.3 水准网应沿线路附近线路布设成附合线路、闭合线路或节点网。二等水准点间距平均800m，联测城市一、二等水准点的总数不应少于3个，宜均匀分布。 4.1.4 水准网测量的主要技术要求应符合表4.1.4的规定。 表4.1.4 水准网测量的主要技术要求 2 采用数字水准仪测量的技术要求与同等级的光学水准仪测量技术要求相同。 4.1.5 水准点应选在施工影响的变形区域以外稳固、便于寻找、保存和引测的地方，宜每隔3km埋设1个深桩或基岩水准点。车站、竖井及车辆段附近水准点布设数量不应少于2个。 4.1.6 当水准路线跨越江、河、湖、塘且视线长度小于100m时，可采用一般水准测量方法进行观测；视线长度大于100m时，应进行跨河水准测量。跨河水准测量可采用光学测微法、倾斜螺旋法、经纬仪倾角法和光电测距三角高程法等，其技术要求应符合现行国家标准《国家一、二等水准测量规范》GB12897的相关规定。
4.1.7 水准点标石和标志应按本规范附录B中的图B.0.1、图B.0.2、图B.0.3和图B.0.4的形式和规格埋设适宜的水准标石。水准点也可以利用精密导线点标石，墙上水准点应选在稳固的永久性建筑上。 4.1.8 水准点标石埋设结束后，应绘制点之记，并办理水准点委托保管书。 4.1.9 对已建成的水准网应定期进行复测，第一次复测应在开工前进行，之后应一年复测一次，且应根据点位稳定情况适当调整复测频次。复测精度不应低于原测精度，高程较差不应大于√2倍高程中误差。当水准点标石被破坏时，应重新埋设，复测时统一观测。 4.2 水准网测量 4.2.1 作业前，应对所使用的水准测量仪器和标尺进行常规检查与校正。水准仪i角检查与校正。水准仪i角检查，在作业第一周内应每天一次，稳定后可半月一次。一等水准测量仪器i角应小于或等于20“。 4.2.2 一等及二等水准网测量的观测方法应符合下列规定： 1 往测奇数站上：后—前—前—后 偶数站上：前—后—后—前 2反测奇数站上：前—后—后—前 偶数站上：后—前—前—后 3 使用数字水准仪，应将有关参数、限差预先输入并选择自动观测模式，水准路线应避开强电磁场的干扰。 4 一等水准每一测段的往测和返测，宜分别在上午、下午进行，也可以夜间观测。 5 由往测转向返测时，两根水准尺必须互换位置，并应重新整置仪器。 4..2. 3 水准测量观测的视线长度、视距差、视线高度应符合表4.2.3的规定。 表4.2.3 水准测量观测的视线长度、视距差、视线高度的要求（m）
计算机组成原理实验1
计算机组成原理实验日志 实验题目： 运算器组成实验 实验目的： (1)了解运算器的组成结构； (2)掌握运算器的工作原理； (3)学习运算器的设计方法； (4)掌握简单运算器的数据传输通路； (5)验证运算功能发生器 74LS181 的组合功能。 实验主要步骤： (1)(按图 1.1-2 连接实验电路并检查无误。图中将学生需要连接的信 号线用小圆圈标明 (其他实验相同，不再说明 )。 图 1.1-2 算术逻辑实验接线图 (2)打开电源开关。 (3)用输入开关向暂存器DR1 置数。 ①拨动输入开关，形成二进制数01100101(或其他数值 )。(数据显示：灯亮为0,灭为 1)。 ②使SWITCH UNIT 单元中的开关SW-B=0( 打开数据输入三态门) 、ALU-B=1( 关闭 ALU 输入三态门 )、LDDR1=1 、LDDR2=0 。 ③按动微动开关 KK2( 产生 T4)，则将二进制数01100101置入 DR1 中。 (4)用输入开关向暂存器DR2 置数。
①拨动输入开关，形成二进制数10100111(或其他数值 )。 ②SW-B=0、ALU-B=1 保持不变，改变L DDR1 、LDDR2 ，使 LDDR1=0 、LDDR2=1 。 ③按动微动开关 KK2( 产生 T4)，则将二进制数10100111置入 DR2 中。 (5)检验 DR1 和 DR2 中存的数是否正确。 ①关闭数据输入三态门(SW-B=1),打开 ALU 输出三态门 (ALU-B=0) ，并使 LDDR1=0 、LDDR2=0 ，关闭寄存器。 ②置 S3、S2、S1、S0、M 为 1、1、1、1、1，总线显示灯显示 DR1 中的数。 ③置 S3、S2、S1、S0、M 为 1、0、1、0、1，总线显示灯显示 DR2 中的数。 (6)改变运算器的功能设置，观察运算器的输出。 ①SW-B=1、ALU-B=0 保持不变。 ②按表 1.1-2 置 S3、S2、 S1、S0、M 、Cn 的数值，并观察总线显示灯显示的结果。 例如： 置S3、S2、S1、 S0、M 、 Cn 为 1、0、0、1、0、1，运算器进行加法运算。 置S3、S2、S1、 S0、M 、 Cn 为 0、1、1、0、0、0，运算器进行减法运算。 (7)验证 74LS181 的算术运算和逻辑运算功能(采用正逻辑 )。 ①在给定 DR1=65、 DR2=A7 的情况下，改变运算器的功能设置，观察运算器的输出，并将该输出填入表 1.1-2 中。 ②参考表 1.1-1 给出的 74LS181 的逻辑功能表，验证 74LS181 的算术运算和逻辑运算功能 (采用正逻辑 )，且与理论分析进行比较和验证。 实验结果： DR1 置入 DR1 置入01H 02H 加法，总线显示03H 减法，总线显示01H 心得体会： 通过本次实验初步了解了实验器材，加法原理和操作。
计组-实验二报告
管理学院信息管理与信息系统专业 3 班______组、 学号姓名协作者 教师评定_____________ 实验题目_半导体存储器原理实验_______________________ 1.实验目的与要求： 实验目的： (1)掌握静态存储器的工作特性及使用方法。 (2)掌握半导体随机存储器如何存储和读取数据。 实验要求： 实验前，要求先做好实验预习，了解实验电路的概况，然后按练习一和练习二的要求完成相应的操作，并填写表2.1各控制端的状态及记录表2.2的写入和读出操作过程，最后总结实验中遇到的问题。 2.实验方案： (1)半导体静态随机存储器实验连线：按要求在实验仪上接好线，仔细检查正确与否，无误后才接通电源，每次实验都要接一些线，先接线，后打开电源，养成不带电接线的习惯，这样可以避免烧坏实验仪器。 (2)向存储单元写入数据：先将表2.2的地址和内容转化为二进制，然后向存储器单元里先写第一个单元的地址、然后向第一个地址，再写第二个地址，然后向第二个地址单元写内容，就这样不断循环操作，直到做完。 (3)读出存储单元内容: 依次读出表中各地址单元的内容，观察各单元中的内容与写入内容是否一致。 (4)检验结果: 若结果一致，读写操作顺利完成。 3.实验结果和数据处理： (1)填写表2.1各控制端的状态。如下图所示： 表2.1
(2)记录表2.2的写入和读出操作过程。 （1）设置输入控制端的开关状态：将实验仪左下方“INPUTDEVICE”中的8位数据开关D7—D0设置为00000000。 （2）写地址操作。SW-B=0, LDAR=1, CE=1, WE=0/1, 设置好各类数据后，按一下微动开关START即可。最后，关闭AR地址寄存器的存数控制信号：LDAR=0。完成写地址操作。 （3）写内容操作。SW-B=0, LDAR=0, CE=0, WE=1, 输入好各项数据后，按一下微动开关START即可。最后，关闭片选信号和写命令信号：CE=1, WE=0。存储器写命令操作完毕。 （4）读内容操作。首先完成写地址操作（参照（2）），再做读内容操作。读内容操作：SW-B=1, LDAR=0, CE=0, WE=0。不需要脉冲，即不要按微动开关START。此时地址的内容通过”BUS UNIT”中数据显示灯B7-B0显示出来。 （5）注意先写第一个地址，然后读出第一个地址单元的内容。再写第二个地址，然后读出第二个地址单元的内容，就这样不断循环操作即可读出各地址单元的内容。 （6）依次读出表中各地址单元的内容，观察各单元中的内容与写入内容是否一致。 （7）结果一致，读写操作顺利完成。 4.结论 (1)存储器的工作特性及使用方法是先做写地址操作，将数据写入地址寄存器AR里，再对存储器的地址单元进行写内容操作写入相关数据，最后再读出地址单元的内容。半导体随机存储器是用来存取和读取数据的，6116型RAM存储器是可写和可读的，每次把数据存入地址，可做相应的操作把数据读出。但是断电时会把数据清空的，即不具有断电保护性。 (2)SW-B和CE是低电平有效, LDAR、WE是高电平有效 (3)做写地址和写内容时都要脉冲信号，而读内容时不需要脉冲信号。 (4)写操作完成后要关闭LDAR，否则输入的数据会把原来AR地址寄存器的数据冲刷掉，造成数据错误。