第一章.认识半导体和测试设备

hang第一章.认识半导体和测试设备(1)

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本章节包括以下内容，

●晶圆（Wafers）、晶片（Dice）和封装（Packages）

●自动测试设备（ATE）的总体认识

●模拟、数字和存储器测试等系统的介绍

●负载板（Loadboards）、探测机（Probers）、机械手（Handlers）和温

度控制单元（Temperature units）

一、晶圆、晶片和封装

1947年，第一只晶体管的诞生标志着半导体工业的开始，从那时起，半导体生产和制造技术变得越来越重要。以前许多单个的晶体管现在可以互联加工成一种复杂的集成的电路形式，这就是半导体工业目前正在制造的称之为"超大规模"（VLSI，Very Large Scale Integration）的集成电路，通常包含上百万甚至上千万门晶体管。

半导体电路最初是以晶圆形式制造出来的。晶圆是一个圆形的硅片，在这个半导体的基础之上，建立了许多独立的单个的电路；一片晶圆上这种单个的电路被称为die（我前面翻译成"晶片"，不一定准确，大家还是称之为die好了），它的复数形式是dice.每个die 都是一个完整的电路，和其他的dice没有电路上的联系。

当制造过程完成，每个die都必须经过测试。测试一片晶圆称为"Circuit probing"（即我们常说的CP测试）、"Wafer porbing"或者"Die sort"。在这个过程中，每个die

都被测试以确保它能基本满足器件的特征或设计规格书（Specification），通常包括电压、电流、时序和功能的验证。如果某个die不符合规格书，那么它会被测试过程判为失效（fail），通常会用墨点将其标示出来（当然现在也可以通过Maping图来区分）。

在所有的die都被探测（Probed）之后，晶圆被切割成独立的dice，这就是常说的晶圆锯解，所有被标示为失效的die都报废（扔掉）。图2显示的是一个从晶圆上锯解下来没有被标黑点的die，它即将被封装成我们通常看到的芯片形式。

注：本标题系列连载内容及图片均出自《The Fundamentals Of Digital Semiconductor Testing》

第一章.认识半导体和测试设备(2)

在一个Die封装之后，需要经过生产流程中的再次测试。这次测试称为“Final test”（即我们常说的FT测试）或“Package test”。在电路的特性要求界限方面，FT测试通常执行比CP 测试更为严格的标准。芯片也许会在多组温度条件下进行多次测试以确保那些对温度敏感的特征参数。商业用途（民品）芯片通常会经过0℃、25℃和75℃条件下的测试，而军事用途（军品）芯片则需要经过 -55℃、25℃和125℃。

芯片可以封装成不同的封装形式，图4显示了其中的一些样例。一些常用的封装形式如下表：

DIP：Dual Inline Package (dual indicates the package has pins on two sides)

CerDIP：Ceramic Dual Inline Package

PDIP：Plastic Dual Inline Package

PGA：Pin Grid Array

BGA：Ball Grid Array

SOP：Small Outline Package

TSOP：Thin Small Outline Package

TSSOP：Thin Shrink Small Outline Package (this one is really getting small!)

SIP：Single Inline Package

SIMM：Single Inline Memory Modules (like the memory inside of a computer)

QFP：Quad Flat Pack (quad indicates the package has pins on four sides)

TQFP：Thin version of the QFP

MQFP：Metric Quad Flat Pack

MCM：Multi Chip Modules (packages with more than 1 die (formerly called hybrids)

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二、自动测试设备

随着集成电路复杂度的提高，其测试的复杂度也随之水涨船高，一些器件的测试成本甚至占到了芯片成本的大部分。大规模集成电路会要求几百次的电压、电流和时序的测试，以及百万次的功能测试步骤以保证器件的完全正确。要实现如此复杂的测试，靠手工是无法完成的，因此要用到自动测试设备（ATE，Automated Test Equipment）。

ATE是一种由高性能计算机控制的测试仪器的集合体，是由测试仪和计算机组合而成的测试系统，计算机通过运行测试程序的指令来控制测试硬件。测试系统最基本的要求是可以快速且可靠地重复一致的测试结果，即速度、可靠性和稳定性。为保持正确性和一致性，测试系统需要进行定期校验，用以保证信号源和测量单元的精度。

当一个测试系统用来验证一片晶圆上的某个独立的Die的正确与否，需要用ProbeCard来实现测试系统和Die之间物理的和电气的连接，而ProbeCard和测试系统内部的测试仪之间的连接则通过一种叫做“Load board”或“Performance board”的接口电路板来实现。在CP测试中，Performance board和Probe card一起使用构成回路使电信号得以在测试系统和Die之间传输。

当Die封装出来后，它们还要经过FT测试，这种封装后的测试需要手工将一个个这些独立的电路放入负载板（Load board）上的插座（Socket）里，这叫手工测试（hand test）。一种快速进行FT测试的方法是使用自动化的机械手（Handler），机械手上有一种接触装置实现封装引脚到负载板的连接，这可以在测试机和封装内的Die之间提供完整的电路。机械手可以快速的抓起待测的芯片放入测试点（插座），然后拿走测试过的芯片并根据测试pass/fail的结果放入事先定义好的相应的Bin区。

三、半导体技术

有一系列的方法被用来生产和制造数字半导体电路，这些方法称为半导体技术或工艺，常用的技术或工艺包括：TTL (Transistor-Transistor Logic a.k.a. bipolar logic), ECL (Emitter Coupled Logic), SOS (Silicon on Sapphire), and CMOS (Complimentary Metal-Oxide Semiconductor)。不管什么技术或工艺，出来的产品都要经过测试，这里我们关注数字TTL和CMOS电路。

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四、数字和模拟电路

过去，在模拟和数字电路设计之间，有着显著的不同。数字电路控制电子信号，表现为逻辑电平“0”和“1”，它们被分别定义成一种特殊的电压分量，所有有效的数字电路数据都用它们来表示，每一个“0”或“1”表示数据的一个比特（bit）位，任何数值都可以由按照一定顺序排列的“0”“1”比特位组成的二进制数据来表示，数值越大，需要的比特位越多。每8个比特一组构成一个Byte，数字电路中的数据经常以Byte为单位进行处理。

不同于数字信号的“0”“1”界限分明（离散），模拟电路时连续的——在任何两个信号电平之间有着无穷的数值。模拟电路可以使用电压或电流来表示数值，我们常见的也是最常用的模拟电路实例就是运算放大器，简称运放。

为帮助理解模拟和数字电路数值的基本差别，我们可以拿时钟来比方。“模拟”时钟上的指针连续地移动，因此所有的任一时间值可以被观察者直接读出，但是所得数值的准确度或者说精度取决于观察着认知的程度。

而在“数字”时钟上，只有最小增量以上的值才能被显示，而比最小增量小的值则无法显示。如果有更高的精度需求，则需要增加数据位，每个新增的数据位表示最小的时间增量。

有的电路里既有数字部分也有模拟部分，如AD转换器（ADC）将模拟信号转换成数字信号，DA转换器（DAC）则相反，我们称之为“混合信号电路”（Mixed Signal Devices）。另一种描述这种混合电路的方法则基于数字部分和模拟部分占到电路的多少：数字部分占大部分而模拟部分所占比例较少归于数字电路，反之则归于模拟电路。

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五、测试系统的种类

一般认为测试系统都是通用的，其实大部分测试系统的设计都是面向专门类型的集成电路，这些专门的电路包括：存储器、数字电路、模拟电路和混合信号电路；每种类型下还可以细分成更多种类，我们这里只考虑这四种类型。

5.1存储器件类

我们一般认为存储器是数字的，而且很多DC测试参数对于存储类和非存储类的数字器件是通用的，虽然如此，存储器的测试还是用到了一些独特的功能测试过程。带内存的自动测试系统使用一种算法模式生成器（APG，algorithmic pattern generator）去生成功能测试模型，使得

从硬件上生成复杂的功能测试序列成为可能，这样我们就不用把它们当作测试向量来保存。存储器测试的一些典型模型包括：棋盘法、反棋盘法、走0、走1、蝶形法，等等…… APG在器件的每次测试时生成测试模型，而不带内存的测试系统将预先生成的模型保存到向量存储区，然后每次测试时从中取出数据。存储器测试通常需要很长的测试时间去运行所要求的测试模型，为了减少测试成本，测试仪通常同时并行测试多颗器件。

5.2模拟或线形器件类

模拟器件测试需要精确地生成与测量电信号，经常会要求生成和测量微伏级的电压和纳安级的电流。相比于数字电路，模拟电路对很小的信号波动都很敏感，DC测试参数的要求也和数字电路不一样，需要更专业的测试仪器设备，通常会按照客户的选择在设计中使用特殊的测试仪器甚至机架。模拟器件需要测试的一些参数或特性包括：增益、输入偏移量的电压和电流、线性度、通用模式、供电、动态响应、频率响应、建立时间、过冲、谐波失真、信噪比、响应时间、窜扰、邻近通道干扰、精度和噪声。

5.3混合信号器件类

混合信号器件包括数字电路和模拟电路，因此需要测试系统包含这两部分的测试仪器或结构。混合信号测试系统发展为两个系列：大部分数字电路测试结构、少量模拟测试结构的系列，被设计成用于测试以数字电路为主的混合信号器件，它能有效地进行DC参数测试和功能测试，但是仅支持少量的模拟测试；大部分模拟电路测试结构、少量数字测试结构的系列，相反，能够精确地测试模拟参数而在功能测试上稍逊风骚。

5.4数字电路器件类

仅含有数字逻辑的电路器件可使用数字电路测试系统来完成测试，这些测试系统之间在价格、性能、尺寸、可选项上有着明显的不同。

低端的测试机被用来测试低价格或者低性能的低端产品，通常是些管脚少、复杂度低的器件；一般运行于低于20MHz的时钟频率，且只能存储少量的测试向量；用于小规模（SSI）或中规模（MSI）集成电路的测试。

高端的测试机则是速度非常快（时钟频率高）、测试通道非常多的测试系统；时钟频率通常会达到400MHz，并能提供1024个测试通道；拥有高精度的时钟源和百万bit位的向量存储器。它们被用于验证新的超大规模（VLSI）集成电路，但是昂贵的成本阻碍了他们用于生产测试。

而半导体测试工业普遍使用的是中高端的测试设备，它们拥有较好的性价比，在对测试成本非常敏感的半导体测试行业，这无疑是非常重要的。这类测试设备多运行在50-100MHz，提供256个测试通道，通常带有一些可选的配置。

为了控制测试成本，谨慎地选择能满足器件测试需求的测试设备是非常重要的，选择功能相对于我们器件的测试要求过于强大的测试系统会使得我们的测试成本居高不下，而相反的选择会造成测试覆盖率不够；找到设备功能和成本之间的平衡是测试成本控制本质的要求。

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六．测试负载板(LoadBoard)

测试负载板是一种连接测试设备的测试头和被测器件物理和电路接口，被固定在针测台（Probe）、机械手（Handler）或者其他测试硬件上，其上的布线连接测试机台内部信号测试卡的探针和被测器件的管脚。

在CP测试中，负载板连接ProbeCard；在手工测试中，我们将Socket固定在负载板上；而在FT的生产测试中，我们将其连接到Handler. 因为测试机在物理和电气上需要与多种类型的设备连接、锁定，因而Loadboard的类型和款式也是多种多样。

测试高速或者大功率的器件需要定制的Loadboard，为保证信号完整性，这种高性能的定制电路板必须完成阻抗匹配——这对于布局、布线及线长、线宽等都有特殊要求，因此通常需要数月的时间设计制作，并且价格非常昂贵。

七．探针卡（ProbeCard）

探针卡在CP测试用于连接测试机电路和Die上的Pad，通常作为Loadboard的物理接口，在某些情况下ProbeCard通过插座或者其它接口电路附加到Loadboard上。

测试机的信号通过弹簧针（pogo pins）连接到ProbeCard底部的Pad上，再由ProbeCard上的布线通往被测的Die上。

实验讲义-半导体材料吸收光谱测试分析2015

半导体材料吸收光谱测试分析 一、实验目的 1.掌握半导体材料的能带结构与特点、半导体材料禁带宽度的测量原理与方法。 2.掌握紫外可见分光光度计的构造、使用方法和光吸收定律。 二、实验仪器及材料 紫外可见分光光度计及其消耗品如氘灯、钨灯，玻璃基ZnO薄膜。 三、实验原理 1.紫外可见分光光度计的构造、光吸收定律 (1)仪器构造：光源、单色器、吸收池、检测器、显示记录系统。 a．光源：钨灯或卤钨灯——可见光源，350~1000nm；氢灯或氘灯——紫外光源，200~360nm。 b．单色器：包括狭缝、准直镜、色散元件 色散元件：棱镜——对不同波长的光折射率不同分出光波长不等距； 光栅——衍射和干涉分出光波长等距。 c．吸收池：玻璃——能吸收UV光，仅适用于可见光区；石英——不能吸收紫外光，适用于紫外和可见光区。 要求：匹配性（对光的吸收和反射应一致） d．检测器：将光信号转变为电信号的装置。如：光电池、光电管（红敏和蓝敏）、光电倍增管、二极管阵列检测器。 紫外可见分光光度计的工作流程如下： 0.575 光源单色器吸收池检测器显示双光束紫外可见分光光度计则为： 双光束紫外可见分光光度计的光路图如下：

(2)光吸收定律 单色光垂直入射到半导体表面时，进入到半导体内的光强遵照吸收定律： x x e I I?- =α d t e I I?- =α 0(1) I0：入射光强；I x：透过厚度x的光强；I t：透过膜薄的光强；α：材料吸收系数，与材料、入射光波长等因素有关。 透射率T为： d e I I T?- = =α t (2) 则 d e T d? = =?α α ln ) /1 ln( 透射光I t

ic半导体测试基础(中文版)88678

本章节我们来说说最基本的测试——开短路测试（Open-Short Test），说说测试的目的和方法。 一．测试目的 Open-Short Test也称为ContinuityTest或Contact Test，用以确认在器件测试时所有的信号引脚都与测试系统相应的通道在电性能上完成了连接，并且没有信号引脚与其他信号引脚、电源或地发生短路。 测试时间的长短直接影响测试成本的高低，而减少平均测试时间的一个最好方法就是尽可能早地发现并剔除坏的芯片。Open-Short测试能快速检测出DUT是否存在电性物理缺陷，如引脚短路、bond wire缺失、引脚的静电损坏、以及制造缺陷等。 另外，在测试开始阶段，Open-Short测试能及时告知测试机一些与测试配件有关的问题，如ProbeCard或器件的Socket没有正确的连接。 二．测试方法 Open-Short测试的条件在器件的规格数或测试计划书里通常不会提及，但是对大多数器件而言，它的测试方法及参数都是标准的，这些标准值会在稍后给出。 基于PMU的Open-Short测试是一种串行（Serial）静态的DC测试。首先将器件包括电源和地的所有管脚拉低至“地”（即我们常说的清0），接着连接PMU到单个的DUT 管脚，并驱动电流顺着偏置方向经过管脚的保护二极管——一个负向的电流会流经连接到地的二极管（图3-1），一个正向的电流会流经连接到电源的二极管（图3-2），电流的大小在100uA到500uA之间就足够了。大家知道，当电流流经二极管时，会在其P-N结上引起大约0.65V的压降，我们接下来去检测连接点的电压就可以知道结果了。 既然程序控制PMU去驱动电流，那么我们必须设置电压钳制，去限制Open管脚引起的电压。Open-Short测试的钳制电压一般设置为3V——当一个Open的管脚被测试到，它的测试结果将会是3V。 串行静态Open-Short测试的优点在于它使用的是DC测试，当一个失效（failure）发生时，其准确的电压测量值会被数据记录（datalog）真实地检测并显示出来，不管它是Open引起还是Short导致。缺点在于，从测试时间上考虑，会要求测试系统对DUT的每个管脚都有相应的独立的DC测试单元。对于拥有PPPMU结构的测试系统来说，这个缺点就不存在了。 当然，Open-Short也可以使用功能测试（Functional Test）来进行，我会在后面相应的章节提及。

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模拟、数字和存储器测试等系统的介绍 负载板（Loadboards）、探测机（Probers）、机械手（Handlers）和温度控制单元（Temperature units） 一、晶圆、晶片和封装 1947年，第一只晶体管的诞生标志着半导体工业的开始，从那时起，半导体生产和制造技术变得越来越重要。以前许多单个的晶体管现在可以互联加工成一种复杂的集成的电路形式，这就是半导体工业目前正在制造的称之为"超大规模"（VLSI，Very Large Scale Integration）的集成电路，通常包含上百万甚至上千万门晶体管。 半导体电路最初是以晶圆形式制造出来的。晶圆是一个圆形的硅片，在这个半导体的基础之上，建立了许多独立的单个的电路；一片晶圆上这种单个的电路被称为die（我前面翻译成"晶片"，不一定准确，大家还是称之为die好了），它的复数形式是dice.每个die都是一个完整的电路，和其他的dice没有电路上的联系。 当制造过程完成，每个die都必须经过测试。测试一片晶圆称为"Circuit probing"（即我们常说的CP测试）、"Wafer porbing"或者"Die sort"。在这个过程中，每个die都被测试以确保它能基本满足器件的特征或设计规格书（Specification），通常包括电压、电流、时序和功能的验证。如果某个die不符合规格书，那么它会被测试过程判为失效（fail），通常会用墨点将其标示出来（当然现在也可以通过Maping图来区分）。 在所有的die都被探测（Probed）之后，晶圆被切割成独立的dice，这就是常说的晶圆锯解，所有被标示为失效的die都报废（扔掉）。图2显示的是一个从晶圆上锯解下来没有被标黑点的die，它即将被封装成我们通常看到的芯片形式。

8、半导体材料吸收光谱测试分析

半导体材料吸收光谱测试分析 一、实验目的 1.掌握半导体材料的能带结构与特点、半导体材料禁带宽度的测量原理与方法。 2.掌握紫外可见分光光度计的构造、使用方法和光吸收定律。 二、实验仪器及材料 紫外可见分光光度计及其消耗品如氘灯、钨灯、绘图打印机，玻璃基ZnO 薄膜。 三、实验原理 1.紫外可见分光光度计的构造、光吸收定律 UV762双光束紫外可见分光光度计外观图： (1)仪器构造：光源、单色器、吸收池、检测器、显示记录系统。 a ．光源：钨灯或卤钨灯——可见光源，350~1000nm ；氢灯或氘灯——紫外光源，200~360nm 。 b ．单色器：包括狭缝、准直镜、色散元件 色散元件：棱镜——对不同波长的光折射率不同分出光波长不等距； 光栅——衍射和干涉分出光波长等距。 c ．吸收池：玻璃——能吸收UV 光，仅适用于可见光区；石英——不能吸收紫外光，适用于紫外和可见光区。 要求：匹配性（对光的吸收和反射应一致） d ．检测器：将光信号转变为电信号的装置。如：光电池、光电管（红敏和蓝敏）、光电倍增管、二极管阵列检测器。 紫外可见分光光度计的工作流程如下： 光源 单色器 吸收池 检测器 显示 双光束紫外可见分光光度计则为：

双光束紫外可见分光光度计的光路图如下： (2)光吸收定律 单色光垂直入射到半导体表面时，进入到半导体内的光强遵照吸收定律： x x e I I ?-=α0 d t e I I ?-=α0 (1) I 0：入射光强；I x ：透过厚度x 的光强；I t ：透过膜薄的光强；α：材料吸收系数，与材料、入射光波长等因素有关。 透射率T 为： d e I I T ?-==α0 t (2)

认识半导体和测试设备

认识半导体和测试设备 本章节包括以下内容， ●晶圆（Wafers）、晶片（Dice）和封装（Packages） ●自动测试设备（ATE）的总体认识 ●模拟、数字和存储器测试等系统的介绍 ●负载板（Loadboards）、探测机（Probers）、机械手（Handlers）和温 度控制单元（Temperature units） 一、晶圆、晶片和封装 1947年，第一只晶体管的诞生标志着半导体工业的开始，从那时起，半导体生产和制造技术变得越来越重要。以前许多单个的晶体管现在可以互联加工成一种复杂的集成的电路形式，这就是半导体工业目前正在制造的称之为"超大规模"（VLSI，Very Large Scale Integration）的集成电路，通常包含上百万甚至上千万门晶体管。 半导体电路最初是以晶圆形式制造出来的。晶圆是一个圆形的硅片，在这个半导体的基础之上，建立了许多独立的单个的电路；一片晶圆上这种单个的电路被称为die（我前面翻译成"晶片"，不一定准确，大家还是称之为die好了），它的复数形式是dice.每个die 都是一个完整的电路，和其他的dice没有电路上的联系。

当制造过程完成，每个die都必须经过测试。测试一片晶圆称为"Circuit probing"（即我们常说的CP测试）、"Wafer porbing"或者"Die sort"。在这个过程中，每个die 都被测试以确保它能基本满足器件的特征或设计规格书（Specification），通常包括电压、电流、时序和功能的验证。如果某个die不符合规格书，那么它会被测试过程判为失效（fail），通常会用墨点将其标示出来（当然现在也可以通过Maping图来区分）。 在所有的die都被探测（Probed）之后，晶圆被切割成独立的dice，这就是常说的晶圆锯解，所有被标示为失效的die都报废（扔掉）。图2显示的是一个从晶圆上锯解下来没有被标黑点的die，它即将被封装成我们通常看到的芯片形式。 注：本标题系列连载内容及图片均出自《The Fundamentals Of Digital Semiconductor Testing》 第一章.认识半导体和测试设备(2)

半导体材料能带测试及计算

半导体材料能带测试及计算 对于半导体，是指常温下导电性能介于导体与绝缘体之间的材料，其具有一定的带隙(E g)。通常对半导体材料而言，采用合适的光激发能够激发价带(VB)的电子激发到导带(CB)，产生电子与空穴对。 图1. 半导体的带隙结构示意图。 在研究中，结构决定性能，对半导体的能带结构测试十分关键。通过对半导体的结构进行表征，可以通过其电子能带结构对其光电性能进行解析。对于半导体的能带结构进行测试及分析，通常应用的方法有以下几种(如图2)： 1.紫外可见漫反射测试及计算带隙E g； 2.VB XPS测得价带位置(E v)； 3.SRPES测得E f、E v以及缺陷态位置； 4.通过测试Mott-Schottky曲线得到平带电势； 5.通过电负性计算得到能带位置. 图2. 半导体的带隙结构常见测试方式。 1.紫外可见漫反射测试及计算带隙 紫外可见漫反射测试 2.制样：

背景测试制样：往图3左图所示的样品槽中加入适量的BaSO4粉末（由于BaSO4粉末几乎对光没有吸收，可做背景测试），然后用盖玻片将BaSO4粉末压实，使得BaSO4粉末填充整个样品槽，并压成一个平面，不能有凸出和凹陷，否者会影响测试结果。 样品测试制样：若样品较多足以填充样品槽，可以直接将样品填充样品槽并用盖玻片压平；若样品测试不够填充样品槽，可与BaSO4粉末混合，制成一系列等质量分数的样品，填充样品槽并用盖玻片压平。 图3. 紫外可见漫反射测试中的制样过程图。 1.测试： 用积分球进行测试紫外可见漫反射（UV-Vis DRS），采用背景测试样（BaSO4粉末）测试背景基线（选择R%模式），以其为background测试基线，然后将样品放入到样品卡槽中进行测试，得到紫外可见漫反射光谱。测试完一个样品后，重新制样，继续进行测试。 ?测试数据处理 数据的处理主要有两种方法：截线法和Tauc plot法。截线法的基本原理是认为半导体的带边波长（λg）决定于禁带宽度E g。两者之间存在E g(eV)=hc/λg=1240/λg(nm)的数量关系，可以通过求取λg来得到E g。由于目前很少用到这种方法，故不做详细介绍，以下主要来介绍Tauc plot法。 具体操作： 1、一般通过UV-Vis DRS测试可以得到样品在不同波长下的吸收，如图4所示; 图4. 紫外可见漫反射图。

半导体C-V测量基础

半导体C-V测量基础 作者：Lee Stauffer 时间：2009-07-29 来源:吉时利仪器公司 C-V测量为人们提供了有关器件和材料特征的大量信息 通用测试 电容-电压（C-V）测试广泛用于测量半导体参数，尤其是MOSCAP和MOSFET结构。此外，利用C-V测量还可以对其他类型的半导体器件和工艺进行特征分析，包括双极结型晶体管（BJT）、JFET、III-V族化合物器件、光伏电池、MEMS器件、有机TFT显示器、光电二极管、碳纳米管（CNT）和多种其他半导体器件。 这类测量的基本特征非常适用于各种应用和培训。大学的研究实验室和半导体厂商利用这类测量评测新材料、新工艺、新器件和新电路。C-V测量对于产品和良率增强工程师也是极其重要的，他们负责提高工艺和器件的性能。可靠性工程师利用这类测量评估材料供货，监测工艺参数，分析失效机制。 采用一定的方法、仪器和软件，可以得到多种半导体器件和材料的参数。从评测外延生长的多晶开始，这些信息在整个生产链中都会用到，包括诸如平均掺杂浓度、掺杂分布和载流子寿命等参数。在圆片工艺中，C-V测量可用于分析栅氧厚度、栅氧电荷、游离子（杂质）和界面阱密度。在后续的工艺步骤中也会用到这类测量，例如光刻、刻蚀、清洗、电介质和多晶硅沉积、金属化等。当在圆片上完全制造出器件之后，在可靠性和基本器件测试过程中可以利用C-V测量对阈值电压和其他一些参数进行特征分析，对器件性能进行建模。 半导体电容的物理特性 MOSCAP结构是在半导体制造过程中形成的一种基本器件结构（如图1所示）。尽管这类器件可以用于真实电路中，但是人们通常将其作为一种测试结构集成在制造工艺中。由于这种结构比较简单而且制造过程容易控制，因此它们是评测底层工艺的一种方便的方法。

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? 第一章.认识半导体和测试设备(1) 本章节包括以下内容， ●晶圆（Wafers）、晶片（Dice）和封装（Packages） ●自动测试设备（ATE）的总体认识

●模拟、数字和存储器测试等系统的介绍 ●负载板（Loadboards）、探测机（Probers）、机械手（Handlers）和温 度控制单元（Temperature units） 一、晶圆、晶片和封装 1947年，第一只晶体管的诞生标志着半导体工业的开始，从那时起，半导体生产和制造技术变得越来越重要。以前许多单个的晶体管现在可以互联加工成一种复杂的集成的电路形式，这就是半导体工业目前正在制造的称之为"超大规模"（VLSI，Very Large Scale Integration）的集成电路，通常包含上百万甚至上千万门晶体管。 半导体电路最初是以晶圆形式制造出来的。晶圆是一个圆形的硅片，在这个半导体的基础之上，建立了许多独立的单个的电路；一片晶圆上这种单个的电路被称为die（我前面翻译成"晶片"，不一定准确，大家还是称之为die好了），它的复数形式是dice.每个die都是一个完整的电路，和其他的dice没有电路上的联系。 当制造过程完成，每个die都必须经过测试。测试一片晶圆称为"Circuit probing"（即我们常说的CP测试）、"Wafer porbing"或者"Die sort"。在这个过程中，每个die都被测试以确保它能基本满足器件的特征或设计规格书（Specification），通常包括电压、电流、时序和功能的验证。如果某个die不符合规格书，那么它会被测试过程判为失效（fail），通常会用墨点将其标示出来（当然现在也可以通过Maping图来区分）。 在所有的die都被探测（Probed）之后，晶圆被切割成独立的dice，这就是常说的晶圆锯解，所有被标示为失效的die都报废（扔掉）。图2显示的是一个从晶圆上锯解下来没有被标黑点的die，它即将被封装成我们通常看到的芯片形式。

实验一 半导体材料的缺陷显示及观察资料讲解

实验一半导体材料的缺陷显示及观察

实验一半导体材料的缺陷显示及观察 实验目的 1．掌握半导体的缺陷显示技术、金相观察技术； 2．了解缺陷显示原理，位错的各晶面上的腐蚀图象的几何特性； 3．了解层错和位错的测试方法。 一、实验原理 半导体晶体在其生长过程或器件制作过程中都会产生许多晶体结构缺陷，缺陷的存在直接影响着晶体的物理性质及电学性能，晶体缺陷的研究在半导体技术上有着重要的意义。 半导体晶体的缺陷可以分为宏观缺陷和微观缺陷，微观缺陷又分点缺陷、线缺陷和面缺陷。位错是半导体中的主要缺陷，属于线缺陷；层错是面缺陷。 在晶体中，由于部分原子滑移的结果造成晶格排列的“错乱”，因而产生位错。所谓“位错线”，就是晶体中的滑移区与未滑移区的交界线，但并不是几何学上定义的线，而近乎是有一定宽度的“管道”。位错线只能终止在晶体表面或晶粒间界上，不能终止在晶粒内部。位错的存在意味着晶体的晶格受到破坏，晶体中原子的排列在位错处已失去原有的周期性，其平均能量比其它区域的原子能量大，原子不再是稳定的，所以在位错线附近不仅是高应力区，同时也是杂质的富集区。因而，位错区就较晶格完整区对化学腐蚀剂的作用灵敏些，也就是说位错区的腐蚀速度大于非位错区的腐蚀速度，这样我们就可以通过腐蚀坑的图象来显示位错。 位错的显示一般都是利用校验过的化学显示腐蚀剂来完成。腐蚀剂按其用途来分，可分为化学抛光剂与缺陷显示剂，缺陷显示剂就其腐蚀出图样的特点又可分为择优的和非择优的。 位错腐蚀坑的形状与腐蚀表面的晶向有关，与腐蚀剂的成分，腐蚀条件有关，与样品的性质也有关，影响腐蚀的因素相当繁杂，需要实践和熟悉的过程，以硅为例，表1列出硅中位错在各种界面上的腐蚀图象。 二、位错蚀坑的形状 仅供学习与交流，如有侵权请联系网站删除谢谢2

材料测试与分析总复习

XRD复习重点 1.X射线的产生及其分类 2.X射线粉晶衍射中靶材的选取 3.布拉格公式 4.PDF卡片 5.X射线粉晶衍射谱图 6.X射线粉晶衍射的应用 电子衍射及透射电镜、扫描电镜和电子探针分析复习提纲 透射电镜分析部分： 4.TEM的主要结构，按从上到下列出主要部件 1）电子光学系统——照明系统、图像系统、图像观察和记录系统；2）真空系统； 3）电源和控制系统。电子枪、第一聚光镜、第二聚光镜、聚光镜光阑、样品台、物镜光阑、物镜、选区光阑、中间镜、投影镜、双目光学显微镜、观察窗口、荧光屏、照相室。 5. TEM和光学显微镜有何不同？ 光学显微镜用光束照明，简单直观，分辨本领低（0.2微米），只能观察表面形貌，不能做微区成分分析；TEM分辨本领高（1A）可把形貌观察，结构分析和成分分析结合起来，可以观察表面和内部结构，但仪器贵，不直观，分析困难，操作复杂，样品制备复杂。 6.几何像差和色差产生原因，消除办法。 球差即球面像差，是由于电磁透镜的中心区域和边缘区域对电子的折射能力不符合预定的规律而造成的。减小球差可以通过减小CS值和缩小孔径角来实现。 色差是由于入射电子波长（或能量）的非单一性造成的。采取稳定加速电压的方法可以有效的减小色差；适当调配透镜极性；卡斯汀速度过滤器。 7.TEM分析有那些制样方法？适合分析哪类样品?各有什么特点和用途？ 制样方法：化学减薄、电解双喷、竭力、超薄切片、粉碎研磨、聚焦离子束、机械减薄、离子减薄； TEM样品类型：块状，用于普通微结构研究； 平面，用于薄膜和表面附近微结构研究； 横截面样面，均匀薄膜和界面的微结构研究； 小块粉末，粉末，纤维，纳米量级的材料。 二级复型法：研究金属材料的微观形态； 一级萃取复型：指制成的试样中包含着一部分金属或第二相实体，对它们可以直接作形态检验和晶体结构分析，其余部分则仍按浮雕方法间接地观察形态； 金属薄膜试样：电子束透明的金属薄膜，直接进行形态观察和晶体结构分析； 粉末试样：分散粉末法，胶粉混合法 思考题： 1.一电子管，由灯丝发出电子，一负偏压加在栅极收集电子，之后由阳极加速，回答由灯丝到栅极、由栅极到阳极电子的折向及受力方向？ 2.为什么高分辨电镜要使用比普通电镜更短的短磁透镜作物镜？ 高分辨电镜要比普通电镜的放大倍数高。为了提高放大倍数，需要短焦距的强磁透镜。透镜的光焦度1/f与磁场强度成H2正比。较短的f可以提高NA，使极限分辨率更小。 3.为什么选区光栏放在“象平面”上？ 电子束之照射到待研究的视场内；防止光阑受到污染；将选区光阑位于向平面的附近，通过

(设备管理)半导体和测试设备介绍

第一章.认识半导体和测试设备(1) 本章节包括以下内容， ●晶圆（Wafers）、晶片（Dice）和封装（Packages） ●自动测试设备（ATE）的总体认识 ●模拟、数字和存储器测试等系统的介绍 ●负载板（Loadboards）、探测机（Probers）、机械手（Handlers）和温 度控制单元（Temperature units） 一、晶圆、晶片和封装 1947年，第一只晶体管的诞生标志着半导体工业的开始，从那时起，半导体生产和制造技术变得越来越重要。以前许多单个的晶体管现在可以互联加工成一种复杂的集成的电路形式，这就是半导体工业目前正在制造的称之为"超大规模"（VLSI，Very Large Scale Integration）的集成电路，通常包含上百万甚至上千万门晶体管。 半导体电路最初是以晶圆形式制造出来的。晶圆是一个圆形的硅片，在这个半导体的基础之上，建立了许多独立的单个的电路；一片晶圆上这种单个的电路被称为die（我前面翻译成"晶片"，不一定准确，大家还是称之为die好了），它的复数形式是dice.每个die都是一个完整的电路，和其他的dice没有电路上的联系。

当制造过程完成，每个die都必须经过测试。测试一片晶圆称为"Circuit probing"（即我们常说的CP测试）、"Wafer porbing"或者"Die sort"。在这个过程中，每个die都被测试以确保它能基本满足器件的特征或设计规格书（Specification），通常包括电压、电流、时序和功能的验证。如果某个die不符合规格书，那么它会被测试过程判为失效（fail），通常会用墨点将其标示出来（当然现在也可以通过Maping图来区分）。 在所有的die都被探测（Probed）之后，晶圆被切割成独立的dice，这就是常说的晶圆锯解，所有被标示为失效的die都报废（扔掉）。图2显示的是一个从晶圆上锯解下来没有被标黑点的die，它即将被封装成我们通常看到的芯片形式。 注：本标题系列连载内容及图片均出自《The Fundamentals Of Digital Semiconductor Testing》

半导体测试技术实践

半导体测试技术实践总结报告 一、实践目的 半导体测试技术及仪器集中学习是在课堂结束之后在实习地集中的实践性教学，是各项课间的综合应用，是巩固和深化课堂所学知识的必要环节。学习半导体器件与集成电路性能参数的测试原理、测试方法，掌握现代测试设备的结构原理、操作方法与测试结果的分析方法，并学以致用、理论联系实际，巩固和理解所学的理论知识。同时了解测试技术的发展现状、趋势以及本专业的发展现状，把握科技前进脉搏，拓宽专业知识面，开阔专业视野，从而巩固专业思想，明确努力方向。另外，培养在实际测试过程中发现问题、分析问题、解决问题和独立工作的能力，增强综合实践能力，建立劳动观念、实践观念和创新意识，树立实事求是、严肃认真的科学态度，提高综合素质。 二、实践安排（含时间、地点、内容等） 实践地点：西安西谷微电子有限责任公司 实践时间：2014年8月5日—2014年8月15日 实践内容：对分立器件，集成电路等进行性能测试并判定是否失效 三、实践过程和具体内容 西安西谷微电子有限责任公司专业从事集成电路测试、筛选、测试软硬件开发及相关技术配套服务，测试筛选使用标准主要为GJB548、GJB528、GJB360等。 1、认识半导体及测试设备

在一个器件封装之后，需要经过生产流程中的再次测试。这次测试称为“Final test”（即我们常说的FT测试）或“Package test”。在电路的特性要求界限方面，FT测试通常执行比CP测试更为严格的标准。芯片也许会在多组温度条件下进行多次测试以确保那些对温度敏感的特征参数。商业用途（民品）芯片通常会经过0℃、25℃和75℃条件下的测试，而军事用途（军品）芯片则需要经过-55℃、25℃和125℃。 芯片可以封装成不同的封装形式，图4显示了其中的一些样例。一些常用的封装形式如下表： DIP： Dual Inline Package (dual indicates the package has pins on two sides) 双列直插式 CerDIP：Ceramic Dual Inline Package 陶瓷 PDIP： Plastic Dual Inline Package 塑料 PGA： Pin Grid Array 管脚阵列

半导体材料能带测试及计算

半导体材料能带测试及计算对于半导体，是指常温下导电性能介于导体与绝缘体之间的材料，其具有一定的带隙(E g)。通常对半导体材料而言，采用合适的光激发能够激发价带(VB)的电子激发到导带(CB)，产生电子与空穴对。 图1. 半导体的带隙结构示意图。 在研究中，结构决定性能，对半导体的能带结构测试十分关键。通过对半导体的结构进行表征，可以通过其电子能带结构对其光电性能进行解析。对于半导体的能带结构进行测试及分析，通常应用的方法有以下几种(如图2)： 1.紫外可见漫反射测试及计算带隙E g； 2.VB XPS测得价带位置(E v)； 3.SRPES测得E f、E v以及缺陷态位置； 4.通过测试Mott-Schottky曲线得到平带电势； 5.通过电负性计算得到能带位置.

图2. 半导体的带隙结构常见测试方式。 1.紫外可见漫反射测试及计算带隙 紫外可见漫反射测试 2.制样： 背景测试制样：往图3左图所示的样品槽中加入适量的BaSO4粉末（由于BaSO4粉末几乎对光没有吸收，可做背景测试），然后用盖玻片将BaSO4粉末压实，使得BaSO4粉末填充整个样品槽，并压成一个平面，不能有凸出和凹陷，否者会影响测试结果。 样品测试制样：若样品较多足以填充样品槽，可以直接将样品填充样品槽并用盖玻片压平；若样品测试不够填充样品槽，可与BaSO4粉末混合，制成一系列等质量分数的样品，填充样品槽并用盖玻片压平。 图3. 紫外可见漫反射测试中的制样过程图。 1.测试：

用积分球进行测试紫外可见漫反射（UV-Vis DRS），采用背景测试样（BaSO4粉末）测试背景基线（选择R%模式），以其为background测试基线，然后将样品放入到样品卡槽中进行测试，得到紫外可见漫反射光谱。测试完一个样品后，重新制样，继续进行测试。 ?测试数据处理 数据的处理主要有两种方法：截线法和Tauc plot法。截线法的基本原理是认为半导体的带边波长（λg）决定于禁带宽度E g。两者之间存在E g(eV)=hc/λg=1240/λg(nm)的数量关系，可以通过求取λg来得到E g。由于目前很少用到这种方法，故不做详细介绍，以下主要来介绍Tauc plot法。 具体操作： 1、一般通过UV-Vis DRS测试可以得到样品在不同波长下的吸收，如图4所示; 图4. 紫外可见漫反射图。 2. 根据(αhv)1/n = A(hv – Eg)，其中α为吸光指数，h为普朗克常数，v为频率，Eg为半导体禁带宽度，A为常数。其中，n与半导体类型相关，直接带隙半导体的n取1/2，间接带隙半导体的n为2。

半导体和测试设备介绍_图文(精)

第一章.认识半导体和测试设备(1 本章节包括以下内容， ●晶圆（Wafers）、晶片（Dice）和封装（Packages） ●自动测试设备（ATE）的总体认识 ●模拟、数字和存储器测试等系统的介绍 ●负载板（Loadboards）、探测机（Probers）、机械手（Handlers）和温度控制单元（Temperature units） 一、晶圆、晶片和封装 1947年，第一只晶体管的诞生标志着半导体工业的开始，从那时起，半导体生产和制造技术变得越来越重要。以前许多单个的晶体管现在可以互联加工成一种复杂的集成的电路形式，这就是半导体工业目前正在制造的称之为"超大规模"（VLSI，Very Large Scale Integration）的集成电路，通常包含上百万甚至上千万门晶体管。 半导体电路最初是以晶圆形式制造出来的。晶圆是一个圆形的硅片，在这个半导体的基础之上，建立了许多独立的单个的电路；一片晶圆上这种单个的电路被称为die （我前面翻译成"晶片"，不一定准确，大家还是称之为die好了），它的复数形式是dice.每个die都是一个完整的电路，和其他的dice没有电路上的联系。 当制造过程完成，每个die都必须经过测试。测试一片晶圆称为"Circuit probing"（即我们常说的CP测试）、"Wafer porbing"或者"Die sort"。在这个过程中，每个die都被测试以确保它能基本满足器件的特征或设计规格书（Specification），通常包括电压、

电流、时序和功能的验证。如果某个die不符合规格书，那么它会被测试过程判为失效（fail），通常会用墨点将其标示出来（当然现在也可以通过Maping图来区分）。 在所有的die都被探测（Probed）之后，晶圆被切割成独立的dice，这就是常说的晶圆锯解，所有被标示为失效的die都报废（扔掉）。图2显示的是一个从晶圆上锯解下来没有被标黑点的die，它即将被封装成我们通常看到的芯片形式。 注：本标题系列连载内容及图片均出自《The Fundamentals Of Digital Semiconductor Testing》 第一章.认识半导体和测试设备(2 在一个Die封装之后，需要经过生产流程中的再次测试。这次测试称为“Final test”（即我们常说的FT测试）或“Package test”。在电路的特性要求界限方面，FT测试通常执行比CP测试更为严格的标准。芯片也许会在多组温度条件下进行多次测试以确保那些对温度敏感的特征参数。商业用途（民品）芯片通常会经过0℃、25℃和75℃条件下的测试，而军事用途（军品）芯片则需要经过 -55℃、25℃和125℃。

半导体测试设备项目可研报告

半导体测试设备项目 可研报告 规划设计/投资方案/产业运营

半导体测试设备项目可研报告 半导体测试设备主要包括探针台、分选机、测试机等。其中测试功能由测试机实现，而探针台和分选机实现的则是机械功能，将被测晶圆/芯片拣选至测试机进行检测。探针台和分选机的主要区别在于，探针台针对的是晶圆级检测，而分选机则是针对封装的芯片级检测。 该半导体测试设备项目计划总投资20252.43万元，其中：固定资产投资15706.87万元，占项目总投资的77.56%；流动资金4545.56万元，占项目总投资的22.44%。 达产年营业收入42958.00万元，总成本费用33649.38万元，税金及附加393.69万元，利润总额9308.62万元，利税总额10986.26万元，税后净利润6981.47万元，达产年纳税总额4004.80万元；达产年投资利润率45.96%，投资利税率54.25%，投资回报率34.47%，全部投资回收期 4.40年，提供就业职位912个。 报告针对项目的特点，分析投资项目能源消费情况，计算能源消费量并提出节能措施；分析项目的环境污染、安全卫生情况，提出建设与运营过程中拟采取的环境保护和安全防护措施。 ......

半导体测试设备项目可研报告目录 第一章申报单位及项目概况 一、项目申报单位概况 二、项目概况 第二章发展规划、产业政策和行业准入分析 一、发展规划分析 二、产业政策分析 三、行业准入分析 第三章资源开发及综合利用分析 一、资源开发方案。 二、资源利用方案 三、资源节约措施 第四章节能方案分析 一、用能标准和节能规范。 二、能耗状况和能耗指标分析 三、节能措施和节能效果分析 第五章建设用地、征地拆迁及移民安置分析 一、项目选址及用地方案

半导体检测设备项目初步方案

半导体检测设备项目 初步方案 规划设计/投资分析/实施方案

摘要 该半导体检测设备项目计划总投资2034.58万元，其中：固定资产投 资1785.60万元，占项目总投资的87.76%；流动资金248.98万元，占项目总投资的12.24%。 达产年营业收入2487.00万元，总成本费用1982.55万元，税金及附 加37.32万元，利润总额504.45万元，利税总额611.35万元，税后净利 润378.34万元，达产年纳税总额233.01万元；达产年投资利润率24.79%，投资利税率30.05%，投资回报率18.60%，全部投资回收期6.88年，提供 就业职位48个。 提供初步了解项目建设区域范围、面积、工程地质状况、外围基础设 施等条件，对项目建设条件进行分析，提出项目工程建设方案，内容包括：场址选择、总图布置、土建工程、辅助工程、配套公用工程、环境保护工 程及安全卫生、消防工程等。 半导体检测设备是半导体设备的一个重要分支，占半导体设备比重在15%左右。半导体检测从设计验证到最终测试都不可或缺，贯穿整个半导体 制造过程。按照电子系统故障检测中的“十倍法则”，如果一个芯片中的 故障没有在芯片测试时发现，则在电路板（PCB）级别发现故障的成本为芯 片级别的十倍。 报告主要内容：总论、建设必要性分析、市场调研分析、投资方案、 项目建设地研究、工程设计可行性分析、项目工艺原则、环境影响分析、

项目安全规范管理、风险应对说明、项目节能评价、项目实施进度计划、项目投资方案分析、项目经济效益可行性、综合评估等。

半导体检测设备项目初步方案目录 第一章总论 第二章建设必要性分析 第三章投资方案 第四章项目建设地研究 第五章工程设计可行性分析 第六章项目工艺原则 第七章环境影响分析 第八章项目安全规范管理 第九章风险应对说明 第十章项目节能评价 第十一章项目实施进度计划 第十二章项目投资方案分析 第十三章项目经济效益可行性 第十四章项目招投标方案 第十五章综合评估

实验一半导体材料的缺陷显示及观察

实验一半导体材料的缺陷显示及观察 实验目的 1．掌握半导体的缺陷显示技术、金相观察技术； 2．了解缺陷显示原理，位错的各晶面上的腐蚀图象的几何特性； 3．了解层错和位错的测试方法。 一、实验原理 半导体晶体在其生长过程或器件制作过程中都会产生许多晶体结构缺陷，缺陷的存在直接影响着晶体的物理性质及电学性能，晶体缺陷的研究在半导体技术上有着重要的意义。 半导体晶体的缺陷可以分为宏观缺陷和微观缺陷，微观缺陷又分点缺陷、线缺陷和面缺陷。位错是半导体中的主要缺陷，属于线缺陷；层错是面缺陷。 在晶体中，由于部分原子滑移的结果造成晶格排列的“错乱”，因而产生位错。所谓“位错线”，就是晶体中的滑移区与未滑移区的交界线，但并不是几何学上定义的线，而近乎是有一定宽度的“管道”。位错线只能终止在晶体表面或晶粒间界上，不能终止在晶粒内部。位错的存在意味着晶体的晶格受到破坏，晶体中原子的排列在位错处已失去原有的周期性，其平均能量比其它区域的原子能量大，原子不再是稳定的，所以在位错线附近不仅是高应力区，同时也是杂质的富集区。因而，位错区就较晶格完整区对化学腐蚀剂的作用灵敏些，也就是说位错区的腐蚀速度大于非位错区的腐蚀速度，这样我们就可以通过腐蚀坑的图象来显示位错。 位错的显示一般都是利用校验过的化学显示腐蚀剂来完成。腐蚀剂按其用途来分，可分为化学抛光剂与缺陷显示剂，缺陷显示剂就其腐蚀出图样的特点又可分为择优的和非择优的。 位错腐蚀坑的形状与腐蚀表面的晶向有关，与腐蚀剂的成分，腐蚀条件有关，与样品的性质也有关，影响腐蚀的因素相当繁杂，需要实践和熟悉的过程，以硅为例，表1列出硅中位错在各种界面上的腐蚀图象。 二、位错蚀坑的形状 当腐蚀条件为铬酸腐蚀剂时，<100>晶面上呈正方形蚀坑，<110>晶面上呈菱形或矩形蚀坑，<111>晶面上呈正三角形蚀坑。（见图1）。

【CN209785881U】一种半导体封装检测设备【专利】

(19)中华人民共和国国家知识产权局 (12)实用新型专利 (10)授权公告号 (45)授权公告日 (21)申请号 201920249247.5 (22)申请日 2019.02.27 (73)专利权人 南通捷晶半导体技术有限公司 地址 226000 江苏省南通市通州区兴东街 道紫星村洋兴公路881号 (72)发明人 翁晓升　 (74)专利代理机构 北京联瑞联丰知识产权代理 事务所(普通合伙) 11411 代理人 黄冠华 (51)Int.Cl. H01L 21/66(2006.01) (54)实用新型名称 一种半导体封装检测设备 (57)摘要 本实用新型公开了一种半导体封装检测设 备，包括检测台、半齿轮、手动伸缩杆和检测头， 所述检测台的上方安装有安装板，且安装板的下 侧设置有齿块，所述齿块的前后两侧均设置有第 一滑块，且第一滑块的外侧设置有第一滑槽，所 述半齿轮位于安装板的下方，且半齿轮的前侧安 装有伺服电机，所述手动伸缩杆安装在安装板的 上方，且手动伸缩杆的上方连接有放置板，所述 放置板的前后两侧均开设有第二滑槽。该半导体 封装检测设备设置有放置板、安装板、齿块和半 齿轮，半齿轮与齿块的相互啮合带动安装板间歇 性运动，使得安装板带动放置板间歇性运动，从 而延长放置板上的封装半导体的检测时间，便于 检测头对封装半导体进行充分检测。权利要求书1页 说明书3页 附图3页CN 209785881 U 2019.12.13 C N 209785881 U

权　利　要　求　书1/1页CN 209785881 U 1.一种半导体封装检测设备，包括检测台(1)、半齿轮(6)、手动伸缩杆(8)和检测头(15)，其特征在于：所述检测台(1)的上方安装有安装板(2)，且安装板(2)的下侧设置有齿块(3)，所述齿块(3)的前后两侧均设置有第一滑块(4)，且第一滑块(4)的外侧设置有第一滑槽(5)，所述半齿轮(6)位于安装板(2)的下方，且半齿轮(6)的前侧安装有伺服电机(7)，所述手动伸缩杆(8)安装在安装板(2)的上方，且手动伸缩杆(8)的上方连接有放置板(9)，所述放置板(9)的前后两侧均开设有第二滑槽(10)，且第二滑槽(10)的内部开设有定位孔 (12)，所述安装板(2)的前后两侧均安装有转杆(14)，且转杆(14)的外侧焊接有连接杆 (13)，所述连接杆(13)的上端连接有第二滑块(11)，所述转杆(14)的前侧设置有转盘(16)，所述放置板(9)内部的前后两侧均设置有固定板(18)，且固定板(18)的外侧连接有移动杆(17)，所述移动杆(17)的外侧连接有弹簧(19)，所述检测头(15)安装在检测台(1)的后上方。 2.根据权利要求1所述的一种半导体封装检测设备，其特征在于：所述安装板(2)的下侧等间距的分布有齿块(3)，且安装板(2)通过第一滑块(4)和第一滑槽(5)与检测台(1)滑动连接。 3.根据权利要求1所述的一种半导体封装检测设备，其特征在于：所述第一滑块(4)和第一滑槽(5)关于安装板(2)的中心线对称设置，且第一滑块(4)的侧剖面为“T”形结构。 4.根据权利要求1所述的一种半导体封装检测设备，其特征在于：所述放置板(9)的侧剖面为“U”形结构，且放置板(9)的最高点低于检测头(15)的最低点。 5.根据权利要求1所述的一种半导体封装检测设备，其特征在于：所述连接杆(13)的下端通过转杆(14)与安装板(2)构成转动机构，且连接杆(13)的上端与第二滑块(11)为铰接连接。 6.根据权利要求1所述的一种半导体封装检测设备，其特征在于：所述移动杆(17)设置有2组，且相邻2个移动杆(17)通过弹簧(19)构成弹性结构，并且移动杆(17)与放置板(9)和固定板(18)均为铰接连接。 2

半导体测试理论

半导体测试理论1 测量可重复性和可复制性(GR&R) GR&R是用于评估测试设备对相同的测试对象反复测试而能够得到重复读值的能力的参数。也就是说GR&R是用于描述测试设备的稳定性和一致性的一个指标。对于半导体测试设备，这一指标尤为重要。 从数学角度来看，GR&R就是指实际测量的偏移度。测试工程师必须尽可能减少设备的GR&R值，过高的GR&R值表明测试设备或方法的不稳定性。 如同GR&R名字所示，这一指标包含两个方面：可重复性和可复制性。可重复性指的是相同测试设备在同一个操作员操作下反复得到一致的测试结果的能力。可复制性是说同一个测试系统在不同操作员反复操作下得到一致的测试结果的能力。 当然，在现实世界里，没有任何测试设备可以反复获得完全一致的测试结果，通常会受到5个因素的影响： 1、测试标准 2、测试方法 3、测试仪器 4、测试人员 5、环境因素 所有这些因素都会影响到每次测试的结果，测试结果的精确度只有在确保以上5个因素的影响控制到最小程度的情况下才能保证。 有很多计算GR&R的方法，下面将介绍其中的一种，这个方法是由Automotive Idustry Action Group(AIAG)推荐的。首先计算由测试设备和人员造成的偏移，然后由这些参数计算最终GR&R 值。 Equipment Variation (EV)：代表测试过程（方法和设备）的可重复性。它可以通过相同的操作员对测试目标反复测试而得到的结果计算得来。 Appraiser Variation (AV)：表示该测试流程的可复制性。可以通过不同操作员对相同测试设备和流程反复测测试所得数据计算得来。 GR&R的计算则是由上述两个参数综合得来。 必须指出的是测试的偏移不仅仅是由上述两者造成的，同时还受Part Variation（PV）的影响。PV表示测试目标不同所造成的测试偏差，通常通过测试不同目标得到的数据计算而来。 现在让我们来计算总偏差：Total Variation （TV），它包含了由R&R和PV所构成的影响。 TV = sqrt((R&R)**+ PV**) 在一个GR&R报表中，最终的结果往往表示成：%EV, %AV, %R&R,和 %PV。他们分别表示EV,AV,R&R 和PV相对TV的百分比。因此 %EV=(EV/TV)x100% %AV=(AV/TV)x100% %R&R=(R&R/TV)x100% %PV=(PV/TV)x100% %R&R如果大于10%，则此测试设备和流程是良好的；%R&R在10%和30% 之间表示可以接受；如果大于30%则需要工程人员对此设备和流程进行改良。 电气测试可信度（Electrical Test Confidence）