实验二 全加器的设计

实验二全加器的设计

一、实验目的

1、掌握MAX+plus 软件的使用方法。

2、掌握层次化设计方法：底层为文本文件，顶层为图形文件。

3、通过全加器的设计掌握利用EDA软件进行电子线路设计的过程。

二、实验设备

1、计算机

2、MAX+plus II软件及实验箱

三、实验原理

加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。

全加器，全加器是实现两个一位二进制数及低位来的进位数相加（即将三个二进制数相加），求得和数及向高位进位的逻辑电路。所以全加器有三个输入端（A，B，C）和两个输出端SO，CO）。

1、逻辑关系：CO=AB SO=AB+BA=A⊕B

语句：SO<=NOT(A XOR (NOT B))

CO<=A AND B

2、逻辑关系：

语句：SO<=NOT(A XOR (NOT B)); CO<=A AND B;

SO=A⊕B⊕C CO=AB+CA+CB

四、实验内容

1、半加器的设计：完成源程序的编辑、编译、仿真。

2、两输入或门的设计：完成源程序的编辑、编译、仿真。

3、全加器的设计：完成源程序的编辑、编译、仿真。

五、实验步骤

1、启动MAX+plus II 10.0 软件

2、底层文件：新建文件文本文件：

（1）File \ New \Text Editor File

（2）在文本文件上输入代码

（3）保存文本文件：File\Save\H-adder.vhd 扩展名为*.vhd

（4）设置为当前文件：点击File\Project\set project to current file 设置项目为当前文件（5）编译

1）选择芯片型号：点击Assign\Device：Ep1k30QC208-3

2）编译:点击MAX+plus II \ Compiler \ Start 开始编译,生成.pof 文件(CPLD) （6）仿真

1）启动ＭaxplusII\Ｗavefrom editor 菜单，进入波形编辑窗口；

2）导入输入输出节点：将鼠标移至空白处并单击鼠标右键，Enter Nodes from SNF 将欲仿真的所有Ｉ／Ｏ管脚加入。

3）调整管脚顺序：选中某一管脚并按住鼠标左键拖至相应位置即可完成。

4）为电路输入端口添加激励波形

5）选择仿真时间：视电路实际要求确定仿真时间长短，在本实验默认时间为1us File\End Time中设置

6）保存激励信号编辑结果：File\Save注意此时的文件名称不要随意改动，后缀为.scf。

7）仿真：打开MaxplusII\Simulator\Start 观察电路仿真结果

3、顶层文件：新建文件原理图文件：

（1）新建文件原理图文件：File \ New \Graphic Editor File

（2）在原理图文件上放置器件

（a）在原理图编辑器的空白处双击鼠标左键或单击鼠标右键，在弹出的快捷菜单中选择enter symber,

（b）在Symbor Name处可直接输入元件名称或用鼠标点取元器件库中的所需元件，按下OK 即可输入元器件，

（c）一个完整的电路包括：输入端口INPUT、电路元器件集合、输出端口OUTPUT。

（3）添加连线

（4）标记输入/输出端口属性：分别双击输入端口的“PIN-NAME”，当其变成黑色时，即可输入标记符名称并回车确认；

（5）保存原理图：f_adder.gdf 扩展名为*.gdf

（6）设置为当前文件：点击File\Project\set project to current file 设置项目为当前文件

（7）仿真

1）启动ＭaxplusII\Ｗavefrom editor 菜单，进入波形编辑窗口；

2）导入输入输出节点：将鼠标移至空白处并单击鼠标右键，Enter Nodes from SNF 将欲仿真的所有Ｉ／Ｏ管脚加入。

3）调整管脚顺序：选中某一管脚并按住鼠标左键拖至相应位置即可完成。

4）为电路输入端口添加激励波形

5）选择仿真时间：视电路实际要求确定仿真时间长短，在本实验默认时间为1us File\End Time中设置

6）保存激励信号编辑结果：File\Save注意此时的文件名称不要随意改动，后缀为.scf。

7）仿真：打开MaxplusII\Simulator\Start 观察电路仿真结果

4、管脚分配与定位

（1）点击ＭaxplusII\Floorplan Editor

（2）按下窗口左侧手动分配图标，所有管脚出现在Unassigned Nodes窗口

（3）在Unassigned Nodes窗口中用鼠标选中预分配的管脚，并拖到下面芯片的某一管脚上。

5、下载

（1）点击ＭaxplusII\programmer

（2）JTAG\Muti-Device JIAG chain Setup 选择需下载文件Select Programming File **.pof 按add 列表中的其他文件删除。

（3）下载Program\configure

6、硬件验证

（1）在实验箱上按照管脚分配进行连线；

全加法器的3个输入所对应的管脚同3位拨码开关相连，3个输入管脚是a0、b0和c0，其中a0、b0代表两位二进制数，c0代表低位来的进位位；

2个输出所对应的管脚同2位发光二极管相连，2个输出管脚是sum0和cout：其中sum0代表相加结果，cout代表进位位。

（2）验证结果

六、实验报告要求

1、详细叙述全加器的设计流程；

2、给出半加器的文本文件代码及仿真图；

3、给出或门的文本文件代码及仿真图；

4、给出全加器的原理图及仿真图；

5、给出全加器的管脚分配图。

实验一 八位全加器的设计

电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表

实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。

2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：

4位全加器实验报告

四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一

个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：

8位全加器的设计

课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日

课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日

一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。 底层文件： LIBRARY ieee;

USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );

FPGA一位全加器设计实验报告

题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

用原理图输入方法设计8位全加器

实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA 软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor 为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。 （1） 半加器的设计： 半加器表达式：进位：co=a and b 和：so=a xnor ( not b ) 半加器原理图如下： （2） 全加器的设计: 全加器原理图如下： 3．主要仪器设备（实验用的软硬件环境） 实验的硬件环境是： 微机 I113co a so b 1 0101 0110001 10 0co so b a not xnor2 and2 I113ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3 u2 u1 b a c co so B co so B h_adder A h_adder A

EDA实验开发系统 ZY11EDA13BE 并口延长线，JTAG延长线 实验的软件环境是： MAX+plus 10.2 4．操作方法与实验步骤 ●按照4.1 节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。 ●建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、硬件测试。 5．实验内容及实验数据记录 1．设计半加器： 用原理图输入的方法输入一个半加器的逻辑图，如图所示： 然后在assign里头的device里头根据试验箱的芯片设置Decices，接着就设置输入输出荧脚的输入端和输出端，设置如表1所示： 表1.半加器引脚端口设置 引脚名称设置端口 ain input Pin=45 bin input Pin=46 co output Pin=19 so output Pin=24 然后Save，名称为h_add.gdf，再save & Compile。 结果如图所示：

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一

八位加法器设计实验报告

实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4

8位全加器实验报告

实验1 原理图输入设计8位全加器 一、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 四、实验环境： 计算机、QuartusII软件。 五、实验流程： 实验流程： 根据半加器工作原 理，建立电路并仿 真，并将元件封装。 ↓ 利用半加器构成一位 全加器，建立电路并 仿真，并将元件封 装。 ↓ 利用全加器构成8位全 加器，并完成编译、综 合、适配、仿真。 图1.1 实验流程图

六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图： 图1.2 半加器原理图（2）综合报告： 图1.3 综合报告: （3）功能仿真波形图4： 图1.4 功能仿真波形图

时序仿真波形图： 图1.5 时序仿真波形图 仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。 （4）时序仿真的延时情况： 图1.6 时序仿真的延时情况 （5）封装元件： 图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 （1）全加器原理图如图： 图2.1 全加器原理图

8位全加器设计

基于原理图的8位全加器设计 实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设 计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务：1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。 实验步骤： 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。 （3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后，连接好电路，再输入各引脚名。 （4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口，方法同前。在新打开的原理图窗口中双击，在弹出的窗口中选择project选项，选择h_adder.bdf，并调入其他元件，连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件，方法同上。 2.调入元件，连接电路图，以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析：

数电实验报告半加全加器

实验二 半加/减器与全加/减器 一、 实验目的： （1） 掌握全加器和半加器的逻辑功能。 （2） 熟悉集成加法器的使用方法。 （3） 了解算术运算电路的结构。 二、 实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、 数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图） 三、 实验原理： 两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示 被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以 及和。 四、 实验内容： 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 （一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下： （74LS00引脚 ）

功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）

（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ） 、实验结果 半加器： S 二 AB AB = A 二 B C =B （A 二 M ） 全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一

FPGA 8位全加器的原理图设计

3-8. 在QuartusII中用原理图输入法设计8位全加器 1、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2、实验原理：先由一个半加器构成一个全加器，8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin 相接。 3、实验内容及过程： 在D盘下建立一个新的文件夹为ADDER8。 本设计的思路是先设计1个1位半加器，因此建立新建文件夹D:/ ADDER8/h_adder；要利用1位的半加器构造1位的全加器，因此建立新建文件夹D:/ADDER8/f_adder；要利用1位的全加器构造8位的全加器，因此建立新建文件夹D:/ADDER8/adder8； (1)、用原理图输入法构造1位半加器 打开QuartusII软件，选择菜单File-New，在弹出的New对话框中选择原理图文件编辑输入项Block Diagram/Schematic File（如图4-1所示），按ok按钮后将打开原理图编辑窗口。 (2)建立一个初始原理图。在编辑窗口中的任何一个位置上右击鼠标，选择输入原件项Insert-Symbol，或者直接双击原理图编辑窗口，于是将弹出如图4-2所示原件对话框。在坐下的Name栏键入输入引脚符号input。然后单击ok按钮。即可将元件调入原理图编辑窗口。 图4-1 图4-2 （3）原理图文件存盘。选择菜单File-Save As，将此原理图文件存于刚才建立的目录D:/ ADDER8/h_adder 中，取文件名为：h_adder.bdf。然后将h_adder.bdf设定为工程，创建工程。 （4）绘制半加器原理图。在工程管理窗口，双击工程名，再次进入原理图编辑窗。双击原理图任何位置，再次弹出4-2的对话框。分别在Name栏键入原件名and2、not、xnor和输出引脚output，并用单击拖动的方法连接电路。然后分别在input和output引脚的PIN NAME上双击使其变为黑色，再用键盘输入各引脚名：a、b、co和so。最后作为本工程的顶层原理设计图如4-3。 图4-3 （5）仿真测试半加器。全程编译后，对此半加器工程进行方针测试，仿真波形如下图所示4-4。

全加器实验报告

全加器设计实验报告 姓名： 班级： 学号：

实验目的： 1.熟悉QuartusⅡ原理图设计流程,学习简单电路的设计方法、输入步骤、层次化步骤。 2.掌握QuartusII的文本输入方式的设计过程，理解VHDL语言的结构级描述方法，学习元件例化语句的设计方法。 实验原理：一位全加器可以用两个半加器及一个或门连接而成。要求使用原理图输入的方法先进行底层半加器设计，再建立上层全加器设计文件，调用半加器和或门符号，连线完成原理图设计。 全加器可以用两个半加器和一个或门连接而成，在半加器描述的基础上，采用COMPONENT语句和PORT MAP语句就可以很容易地编写出描述全加器的程序。 一.原理图 1.半加器 实验步骤 1.打开Quartus Ⅱ软件，选择新建命令，在新建对话框中选择原理图文件编辑输入项，完成新建进入原理图编辑窗口。 2.在原理图编辑窗口任意位置右击鼠标，将出现快捷菜单，选择其中的输入元件项insert symbol，按照所设计的电路，放置器件，排版，连线，完成设计后选择另存为命令，命名为h_adder存放在指定文件夹中。

3.完成半加器的设计后，重复新建命令，开始进行全加器设计，在新建的原理图中，双击鼠标，在弹出的窗口中选择project选项，将之前存入的h_adder元件，放入原理图中。 2.全加器 实验步骤 1.新建工程，在新建的工程中建立VHDL语言编辑文件，在编辑窗口处，输入设计的半加器全加器程序。 2.将设计好程序进行编译，没有错误之后定义全加器五个引脚所对应耳朵硬件电路的引脚号。 3.烧录程序，调试，验证程序是否合理。

二.程序

用原理图方法设计8位全加器

实验报告一 一、实验目的 熟悉利用QuartusII的原理图输入方法设计简单电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、实验内容 1.根据工作原理，完成1位半加器和全加器的设计； 2.建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成 编译、综合、适配、仿真。 三、实验环境 计算机、QuartusII软件 四、实验步骤 1.根据半加器工作原理，建立电路并仿真，并将元件打包。 (1)电路 （2）仿真： 仿真结果分析：S为和信号，当A=1，B=0或A=0，B=1时，和信号S为1，否则为0.当A=B=1时，产生进位信号，及CO=1。 （3）打包后的文件：

2.利用半加器构成一位全加器，并打包。 （1）电路 （2）仿真 仿真结果分析：CI为来自低位的进位，S=A xor B xor CI,即：当A,B,CI中有一位为高电平‘1’或者三位同时高电平为‘1’，则S=1，否则S=0；当A,B,CI有两位或者三位同为高电平‘1’时，产生进位信号CO=‘1’。 （3）打包后的文件 3.利用全加器构成8位全加器，并完成编译、综合、适配、仿真。 （1）电路

（2）仿真 仿真结果分析：八位全加器，和S分别与A，B 对应。当来自第七位的进位信号为‘1’、A 的最高位和B的最高位三者有两个位高电平‘1’时，则产生进位信号CO=‘1’。 五、实验结果与讨论 实验的仿真结果与预计的结果一致，所以所设计的电路是正确的。不足的地方有： 1、对软件还不够熟悉，所以操作的有点慢；

2、设计电路时，由于数字电路的知识有些开始淡忘了，所以应当及时去补 缺补弱。 六、总结 思考题：为了提高加法器工作速度，如何改进以设计的进位方式？ 答：采用超前进位。串行加法器的第i位进位是由0~（i-1）决定的，而超前进位是事先得出每一位全加器的进位输出信号，而无需再从低位开始向高位逐位传递进位信号了，这就有效地提高了工作速度了。

8位全加器

目录 一、设计目的和要求 (1) 1.课程设计目的 (1) 2.课程设计的基本要求 (1) 3.课程设计类型 (1) 二、仪器和设备 (1) 三、设计过程 (1) 1.设计内容和要求 (1) 2.设计方法和开发步骤 (2) 3.设计思路 (2) 4.设计难点 (4) 四、设计结果与分析 (4) 1.思路问题以及测试结果失败分析 (4) 2.程序简要说明 (5) 五、心得体会 (9) 六、参考文献 (9)

一、设计目的和要求 1.课程设计目的 设计一个带进位的八位二进制加法计数器：要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。 2.课程设计的基本要求 全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。 课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。 3.课程设计类型 EDA课程设计 二、仪器和设备 PC机、MAX+plusⅡ10.2软件 三、设计过程 1.设计内容和要求 方法一： 1.原理图输入完成半加器和1位全加器的设计，并封装入库 2.层次化设计，建立顶层文件，由8个1位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真 方法二： 1. 原理图输入完成一个四位全加器的设计 2.层次化设计，建立顶层文件，由2个4位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真

2.设计方法和开发步骤 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。 因此这次课程设计中的8 位加法器可采用两个4位二进制并行加法器级联而成。此外我们还讨论了由八个一位全加器串联构成的八位二进制全加器。设计中前者设计为同步加法器，后者设计为异步加法器。 3.设计思路 方法一：异步八位全加器 设计流程图如下： 图 1异步八位流程图

8位全加器的设计与实现

实验二 8位全加器的设计与实现 [实验目的] 1 掌握Quartus II 环境下原理图输入、编译综合、仿真、引脚锁定、下载及硬件 测试测试方法; 2 掌握Quartus II 对FPGA 的设计方法。 3 学习8位全加器原理图的设计，掌握Quartus II 原理图层次化设计方法。 [实验仪器] Pentium PC 机 、EDA 实验箱 各一台 Quartus II 6.0软件 [实验内容] 采用Quartus II 原理图输入方式及层次化设计方法设计8位全加器并进行器件编程、检测。 1. 完成全加器的设计(包括原理图输入、编译综合、适配、仿真并将它们设置成硬件符号入库)。 2. 建立顶层原理图文件。采用已产生的全加器元件设计一个8位串行全加器电路，并完成编译综合、适配、仿真和硬件测试。 一、一位全加器 每个全加器有三位输入，分别是加数A,B 和一个进位位CI 。将这三个数相加，得 出全加和数D 和进位数CO 。这个过程称为”全加”，全加器的真值表参见表1。 全加器的真值表1 A B CI CO D 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 由表2得: ABCI CI AB CI B A BCI A CO +++= D ABCI ABCI ABCI ABCI =+++ 可用两个四选一芯片完成。原理图如下：

A BCI 1 0001111011 1 cout D0D1D2D31 A BCI 1 00011110111S D0D1D2 D3 1 可得： Cout 的连接方式如下： D0=0;D1=CI=D2;D3=1 S 的连接方式如下： D0=CI;D1=CI =D2;D3=CI 选用两片4选1，可绘制全加器如图1所示。 VCC ci INPUT VCC A INPUT VCC B INPUT S OUTPUT COUT OUTPUT S0D2S1D3D0INH D1 Q MUX41 inst9 NOT inst10 S0D2S1D3D0INH D1Q MUX41 inst GND VCC 图1一位全加器 1． 为全加器项目工程设计建立文件夹 Windows 环境下在D ：盘建立8位加法器设计项目的文件夹，取名为adder8, 路径为d ：\adder8。 2． 输入原理图文件 （1） 打开Quartus II ，选择菜单File →New 。在New 窗口中的Device Design Files 中选择硬件设计文件类型为Block Diagram/Sxhematic File ，单击OK 按钮后进入Quartus II 图形编辑窗口。 （2） 选择输入元件项Inset →Symbol ，分别调入mux41、not 元件及输入、输出端口，参照图上图合理布局、布线，最后输入各引脚名:A 、B 、ci 和s 、cout 。 (3) 原理图文件存盘，注意应选择刚才建立的文件夹 d:\adder8，将已设计好的原理图 文件取名为has.bdf,点击OK 存盘。存盘后Quartus II 弹出“Do you want to create a new project with this file?” 窗口，窗口选择“是”，将进入建立新工程项目操作。（具体操作见第3点） 3、 建立新工程项目 如在前一步操作中选择“否”的话，可按下面的操作建立新工程项目。建立工程项目

四位全加器

《计算机组成原理》 实验报告 题目:四位全加器的设计与实现 1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。

3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计） 一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述： 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件 4）保存为h-adder将当前设计文件设置成工程文件。 5）编译

B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

其中有四个元件为一位全加器（f-adder），其余为九个input元件；五个output 元件。、 4）编译通过。 6、实验结果与分析 1）建立波形图进行半加器、一位全加器和四位全加器的波形观察, 2）设定仿真时间为60.0us。 3）运行仿真器得到下面波形图: 半加器：

四位全加器实验报告

《四位全加器》实验报告 题目:___ ____ 学号:___ _____姓名:____ _______ 教师:____ ____

1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。 3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计） 一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述： 根据半加器真值表可以画出半加器的电路图。 a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件

4）保存为h-adder将当前设计文件设置成工程文件。 5）编译 B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

CMOS数字集成电路设计_八位加法器实验报告

CMOS数字集成电路设计课程设计报告 学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30

目录 一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)

8位加法器电路设计全加器设计word格式word格式

项目四8位加法器电路设计 1.实训目标 1)通过8位加法器的设计，掌握组合逻辑电路的设计方法。 2)分别使用原理图和文字编辑的方法实现8位加法器的设计，通过电路的仿真和硬件 验证，进一步掌握原理图设计与文本设计的过程。 2.实训步骤 1)采用原理图编辑法，采用Altera MAX+PLUS II的MF函数里面调用8位全加器宏函 数8fadd实现电路设计。编程器件型号选择ACE1k系列的EP1K30TC144-3。完成项目编辑及功能仿真。 2)采用文本编辑法，即利用VHDL语言描述8位加法器，4位加法器的参考代码如下。 然后对其进行编译，编程器件型号选择ACE1k系列的EP1K30TC144-3，完成程序仿真，记录仿真数据。 3)由两个并行的4位加法器级联而成。选用原理图编辑发或者文本编辑法实现8位全 加器电路。并通过仿真验证。

3.实训数据1)原理图编辑法设计的8位加法器的电路。 2)原理图编辑法仿真结果。简述仿真波形的意义。 A[8..1]B[8..1]—输出端Cout—进位端 3)步骤2、步骤3选做一种，记录电路图或程序。 library ieee; use adder8bit is port(cin:in std_logic; a,b:in std_logic_vector(7 downto 0); s:out std_logic_vector(7 downto 0);

cout:out std_logic); end adder8bit; architecture beh of adder8bit is signal sint:std_logic_vector(8 downto 0); signal aa,bb:std_logic_vector(8 downto 0); begin aa<='0'&a(7 downto 0);-- bb<='0'&b(7 downto 0); sint<=aa+bb+cin; s(7 downto 0)<=sint(7 downto 0); cout<=sint(8); end beh; 4)对设计的8位全加器进行仿真验证，记录仿真结果。简述仿真波形的意义 4、思考题 根据步骤2中4位加法器的参考程序，设计一个4位减法器，并记录其仿真数据。程序：