XilinxFPGA引脚功能详细介绍.docx

XilinX FPGA 引脚功能详细介绍注：技术交流用，希望对大家有所帮助。

IO_LXXY_# 用户IO引脚

XX代表某个Bank内唯一的一对引脚，Y=[P∣N]代表对上升沿还是下降沿敏感，#代表bank 号

2. IO_LXXY_ZZZ_# 多功能引脚

ZZZ代表在用户IO的基本上添加一个或多个以下功能。

Dn：I/O （在readback期间），在SeleCtMAP或者BPI模式下，D[15:0]配置为数据口。在从SeIeCtMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。

D0_DIN_MISO_MISO1 : I ,在并口模式（SeIeCtMAP/BPI ）下，D0 是数据的最低位，在Bit-SeriaI模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。

D1_MISO2，D2_MISO3 : I ,在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBS。

An : O, A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O 口。

AWAKE : O,电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚，AWAKE

是一个多功能引脚。除非SUSPEND模式被使能，AWAKE被用作用户I/O。

MOSI_CSI_B_MISO0 : I/O ,在SPI模式下，主输出或者从输入；在SeIeCtMAP模式下，CSI_B 是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISOo是SPI总线

的第一位数据。

FCS_B: O, BPI flash 的片选信号。

FOE_B : O, BPI flash的输出使能信号

FWE_B : O, BPI flash的写使用信号

LDC : O，BPI模式配置期间为低电平

HDC : O，BPI模式配置期间为高电平

CSO_B: O,在并口模式下，工具链片选信号。在SPI模式下，为SPI flsah片选信号。

IRDY1∕2,TRDY1∕2 : O,在PCI 设计中，以LOgiCORE IP 方式使用。

DOUT_BUSY :O,在SeIeCtMAP模式下，BUSY表示设备状态；在位串口模式下，DOUT 提供配置数据流。

RDWR_B_VREF : I ,在SeIeCtMAP模式下，这是一个低电平有效的写使能信号；配置完成后，如果需要，RDWR_E可以在BANK2中做为Vref。

HSWAPEN : I ,在配置之后和配置过程中，低电平使用上拉。

INIT_B :双向，开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟；在配置过程中，低电平表示配置数据错误已经发生；配置完成后，可以用来指示POST_CRC

状态。

SCPn: I ,挂起控制引脚SCP[7:0],用于挂起多引脚唤醒特性。

CMPMOSI , CMPMISO , CMPCLK : N/A ,保留。

M0 , M1 : I,配置模式选择。M0=并口（0）或者串口（1）, M仁主机（0）或者从机（1 ）。

CCLK : I/O ,配置时钟，主模式下输出，从模式下输入。

USERCCLK : I ,主模式下，可行用户配置时钟。

GCLK : I ,这些引脚连接到全局时钟缓存器，在不需要时钟的时候，这些引脚可以作为常规用户引脚。

VREF_# : N/A ,这些是输入临界电压引脚。当外部的临界电压不必要时，他可以作为

普通引脚。当做作bank内参考电压时，所有的VRef都必须被接上。

3.多功能内存控制引脚

M#DQ n ：I/O，bank#内存控制数据线D[15:0]

M#LDQS : I/O，bank#内存控制器低数据选通脚

M#LDQSN : I/O，bank#中内存控制器低数据选通N

M#UDQS : I/O，bank#内存控制器高数据选通脚

M#UDQSN : I/O，bank#内存控制器高数据选通N

M#An : O, bank#内存控制器地址线A[14:0]

M#BAn : 0，bank#内存控制bank 地址BA[2:0]

M#LDM : O，bank#内存控制器低位掩码

M#UDM : O，bank#内存控制器高位掩码

M#CLK : O，bank#内存控制器时钟

M#CLKN : O，bank#内存控制器时钟，低电平有效

M#CASN : O，bank#内存控制器低电平有效行地址选通

M#RASN : O，bank#内存控制器低电平有效列地址选通

M#ODT : O，bank#内存控制器外部内存的终端信号控制

M#WE : O，bank#内存控制器写使能

M#CKE : O，bank#内存控制器时钟使能

M#RESET : O，bank#内存控制器复位

4?专用引脚

DONE_2 : I/O，DONE是一个可选的带有内部上拉电阻的双向信号。作为输出，这个引脚说明配置过程已经完成；作为输入，配置为低电平可以延迟启动。

PROGRAM_B_2 : I ,低电平异步复位逻辑。这个引脚有一个默认的弱上拉电阻。

SUSPEND : I ,电源保护挂起模式的高电平有效控制输入引脚。SUSPEND是一个专用

引脚，而AWAKE是一个复用引用。必须通过配置选项使能。如果挂起模式没有使用，这个引脚接地。

TCK :I，JTAG边界扫描时钟。

TDI : I，JTAG边界扫描数据输入。

TDO :

O，JTAG边界扫描数据输出。

TMS :I，JTAG边界扫描模式选择

5?保留引

脚

NC :N/A，

CMPCS_B_2 : I ,保留，不接或者连VCCO_2

6?其它

GND :

VBATT : RAM内存备份电源。一旦VCCAUX 应用了，VBATT可以不接；如果KEY RAM 没有使用，推荐把VBATT接到VCCAUX或者GND ,也可以不接。

VCCAUX :辅助电路电源引脚

VCCINT :内部核心逻辑电源引脚

VCCO_# :输出驱动电源引脚

VFS : I，（LX45不可用）编程时，key EFUSE电源供电引脚。当不编程时，这个引脚的电压应该限制在GND到3.45V ；当不使用key EFUSE时，推荐把该引脚连接到VCCAUX 或者

GND ,悬空也可以。

RFUSE : I，（LX45不可用）编程时，key EFUSE接地引脚。当不编程时或者不使用key EFUSE时，推荐把该引脚连接到VCCAUX或者GND ,然而，也可以悬空。

7.GTP引脚

MGTAVCC :收发器混合信号电路电源引脚

MGTAVTTTX ，MGTAVTTRX :发送，接收电路电源引脚

MGTAVTTRCAL :电阻校正电路电源弓I脚

MGTAVCCPLLo , MGTAVCCPLLI :锁相环电源引脚

MGTREFCLK0/1P , MGTREFCLK0/1N:差分时钟正负引脚

MGTRREF:内部校准终端的精密参考电阻引脚

MGTRXP[1:0] , MGTRXN[1:0]:差分接收端口

MGTTXP[1:0] , MGTTXN[1:0]:差分发送端口

1. SPartan-6系列圭寸装概述

SPartan-6系列具有低成本、省空间的封装形式，能使用户引脚密度最大化。所有SPartan-6 LX 器件之间的引脚分配是兼容的，所有SPartan-6 LXT 器件之间的引脚分配是兼容的，但是SPartan-6 LX 和SPartan-6 LXT 器件之间的引脚分配是不兼容的。

表格ISPartan-6系列FPGA封装

2. SPartan-6系列引脚分配及功能详述

SPartan-6系列有自己的专用引脚，这些引脚是不能作为SeIeCt IO使用的，这些专用引脚包括：

专用配置引脚，表格2所示GTP高速串行收发器引脚，表格3所示

表格2Spartan-6 FPGA 专用配置引脚

VBATT、RFUSE 弓I脚。

表格3Spartan-6器件GTP通道数目

注意：LX75T在FG(G)484 和CS(G)484中封装4个GTP通道，而在FG(G)676 中封装了8个GTP通道；LX100T 在FG(G)484 和CS(G)484中封装4个GTP通道，而在FG(G)676 和FG(G)900中封装了8个GTP通道。

如表4,每一种型号、每一种封装的器件的可用IO引脚数目不尽相同，例如对于

LX4 TQG144器件，它总共有引脚144个，其中可作为单端IO引脚使用的IO个数为102 个，这102个单端引脚可作为51对差分IO使用，另外的32个引脚为电源或特殊功能如配置引脚。

表格4Spartan6系列各型号封装可用的IO资源汇总

表格5引脚功能详述

置是XoYo ,所再Bank号为101 ;其他信号GTP TranSCeiVer的解释类似。

表格6GTP TranSCeiVer 所在Bank 编号

XlLlNX 公司的VirteX系列FPGA芯片上，每个BANK 都有一对VRP/VRN 管脚。VRP/VRN 管脚是一对

多功能管脚，当一个BANK使用到某些DCI （DigitaIly Controlled ImPedance ）接

口电平标准时，需要通过该BANK的VRP/VRN管脚接入参考电阻。此时，VRN通过一个

参考电阻R上拉到VCCo，VRP通过一个参考电阻R下拉到地。VRP/VRN管脚提供一个参考电压供DCI内部电路使用，DCI内部电路依据此参考电压调整IO输出阻抗与外部参考电

阻R匹配。当使用到DCI级联时，仅主BANK（master）需要通过VRP/VRN提供参考电压，从BANK （slave）不需要使用VRP/VRN ,从BANK的VRP/VRN管脚可当成普通管脚使用。当VRP/VRN不用于DCI功能时，可用于普通管脚。

不需要VRP/VRN外接参考电阻的DCI输出接口电平标准有：

HSTL_I_DCI

HSTL_III_DCI

HSTL丄DCI_18

HSTL_III_DCI_18

SSTL2_I_DCI SSTL18_I_DCI SSTL15_DCI

不需要VRP/VRN外接参考电阻的DCI输入接口电平标准有：

LVDCI_15

LVDCI_18

LVDCI_25

LVDCI_DV2_15

LVDCI_DV2_18

LVDCI_DV2_25