差分信号和layout

实际运用中差分信号线的分析和LAYOUT

随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。传统的总线协议已经不能够满足要求了。串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。而串行总线又尤以差分信号的方式为最多。所以在这篇中整理了些有关差分信号线的设计和大家探讨下。

关键字：差分信号线，LVDS，眼图，LAYOUT。

1.差分信号线的原理和优缺点

差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。

差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：

a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。

b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，如图在A-A‘的电流是从右到左，那B-B‘的是从左到右，那么按右手螺旋定则，那他们的磁力线是互相抵消的。耦合的越紧密，互相抵消的磁力线就越多。泄放到外界的电磁能量越少。

c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。

2.差分信号的一个实例：LVDS

LVDS（Low Voltage Differential Signaling)是一种低摆幅的电流型差分信号技术，它使得信号能在差分PCB 线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。LVDS驱动器由一个驱动差分线对的电流源组成?通常电流为3.5mA)，LVDS接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过100Ω?的匹配电阻，并在接收器的输入端产生大约350mA 的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑″1″和逻辑″0″状态。低摆幅驱动信号实现了高速操作并减小了功率消耗，差分信号提供了适当噪声边缘和功率消耗大幅减少的低压摆幅。功率的大幅降低允许在单个集成电路上集成多个接口驱动器和接收器。这提高了PCB板的效能，减少了成本。

不管使用的LVDS传输媒质是PCB线对还是电缆，都必须采取措施防止信号在媒质终端发生反射，同时减少电磁干扰。LVDS要求使用一个与媒质相匹配的终端电阻（100±20Ω），该电阻终止了环流信号，应该将它尽可能靠近接收器输入端放置。LVDS驱动器能以超过155.5Mbps的速度驱动双绞线对，距离超过１０ｍ。对速度的实际限制是：①送到驱动器的TTL数据的速度；②媒质的带宽性能。通常在驱动器侧使用复用器、在接收器侧使用解复用器来实现多个TTL信道和一个LVDS信道的复用转换，以提高信号速率，降低功耗。并减少传输媒质和接口数，降低设备复杂性。

LVDS接收器可以承受至少±1V的驱动器与接收器之间的地的电压变化。由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，在接收器的输入端相对于接收器的地是共模电压。这个共模范围是：+0.2V～+2.2V。建议接收器的输入电压范围为：0V～+2.4V。LVDS接收器可以承受至少±1V的驱动器与接收器之间的地的电压变化。由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，在接收器的输入端相对于接收器的地是共模电压。这个共模范围是：+0.2V～+2.2V。建议接收器的输入电压范围为：0V～+2.4V。

3.差分信号的布线要求：

对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，即差分对的布线有两点要注意，一是两条线的长度要尽量一样长，等长是为了保证两个差分信号时刻保持相反极性，减少共模分量。另一是两线的间距(此间距 由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(s ide-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。等距则主要是为了保证两者差分阻抗一致，减少反射。对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分

阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。

下面是差分传输线模型

为便于分析，差分线对常常根据它的奇模和偶模阻抗和延迟来描述，而这些与其差模和共模对应的部分是密切相关的，因此可以用方程1来计算。

这儿Ctot = Cself + Cm 。Cself是一条线与地之间的电容，而Cm是两条线之间的电容。

Lself和Lm分别是一条线的自电感，和两条线之间的互电感。

差分阻抗被定义为在两条差分驱动的导线之间所测得的阻抗。（所谓差分驱动就是指当两个完全一样，但极性相反的信号）。差分阻抗是对着奇模阻抗而言的，所谓奇模阻抗是指当两条导线被差分驱动[3]时，在差分线对中一条传输导线的阻抗。偶模阻抗是指当两条导线都被一个单一的对地共模信号驱动时，在差分线对中两条导线的阻抗。

利用方程1，可以推得：

差分阻抗

共模阻抗

但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB差分信号设计中几个常见的误区。

误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。虽然差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路。

在PCB电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI辐射，这种做法弊大于利。

所以要保持PCB地线层返回路径宽而短。尽量不要跨岛（跨过相邻电源或地层的分隔区域。）比如主板设计中的USB和SATA及PCI-EXPRESS等最好不要有跨岛的做法。保证这些信号的下面是个完整地平面或电源平面。

误区二：认为保持等间距比匹配线长更重要。在实际的PCB布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，其实间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多。再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显著，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。

可以这么说，PCB差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。同时为了弥补阻抗的匹配可以采用接收端差分线对之间加一匹配电阻。其值应等于差分阻抗的值。这样信号品质会好些。

所以建议如下两点：

（A）使用终端电阻实现对差分传输线的最大匹配，阻值一般在90～130Ω之间，系统也需要此终端电阻

来产生正常工作的差分电压；

（B）最好使用精度１～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50Ω的电阻，

并在中间通过一个电容接地，以滤去共模噪声。

通常对于差分信号的CLOCK等要求等长的匹配要求是+/-10mils之内。

误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的

屏蔽作用，这种结构在高频的（10G以上）IC封装PCB设计中经常会用采用，被称为CPW结构，可以保证严格的差分阻抗控制（2Z0）。

差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz以下），EMI 也不会是很严重的问题，实验表明，相距500Mils的差分走线，在3米之外的辐射能量衰减已经达到60dB，足以满足FCC的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。

4，眼图

在差分信号的测试当中我们经常要遇到一个测试项目是眼图，也有很多设计初学者都或许听过眼图这个测试。但还是有很多不知道眼图到底是怎么来的。学会看眼图对于自己的测试和DEBUG是非常有用的。下面介绍下眼图。

在每一个时钟周期内都会有信号在传输。但是如果是一个很长的位流（bits）,那么很难确定这个信号是否符合规范（specifications）。为了便于分析，那么所有的信号位都可以组成一个信号图形的话，那么就可以看这个把这些图形叠加起来看看是否符合规范。这就是眼图。

如下图，假设所有的信号都是在时钟的上升沿触发。那么把所有数据信号的波形都按上升沿取出来并叠加在一起。每一个这样的波形就叫一个SYMPLE。如图所示的那样（图上只取出一个波形来，以便读者能看清楚），这样就形成了眼图的前半截。接着按下降沿取出并叠加在一起，那么就可以形成眼图的后半截。同时为高电平或低电平的信号波形组成眼图的上面和下面。这样就形成了一个标准的眼图（如下图）。然后所要做的是按信号规范在眼图里定义进去就可以了。

当然下图是把CLK也表示出来了，实际串行的差分信号是不能在信号线上测到CLOCK的。

下面举个实例看下，从眼图上看，这信号质量是非常差的。那相对应它的SYMPLE也是可以看得到是很差的信号质量，上升沿和下降沿太缓，一致性太差，信号的HIGH LEVEL也不够，SKEW太大等。

5.差分信号的测量。

输入连接一般来说，差分放大器或探头与信号源的互连是产生误差的最大来源。为了维持输入的匹配，两个通道应尽可能一样。两个输入端的任何接线的都应长度相同。如果使用探头，其型号与长度也应相同。在测量高共模电压的低频信号时，应避免使用带衰减的探头。在高增益时则完全不能使用这种探头，因为

不可能精地平衡它们的衰减量。当高电压或高频率的应用需要衰减时，应使用为差分放大器专门设计的专用无源探头。这种探头具有能精密调整直流衰减和交流补偿的装置。为获得最佳的性能，每一个特定的放大器都应专用一套探头，而且要根据这套探头附带的程序针对该放大器进行校准。

一种常用的方法是将+ 和- 输入缆线成对绞扭在一起。这样可减少拾取线路频率干扰和其他噪声的可能。如果要抓取眼图的话要跟仪器厂家获得咨询，以获得最新的软件和夹具。一般这套软件和夹具是要另外收费的。

参考文献：

Digital Signal Integrity-Modeling and Simulation with Interconnects and Package. Brian Young

PCB Layout中的走线策略阿鸣

LVDS技术原理和设计简介张健吴晓冰

另外感谢所引用作者（有的是没有找到文章具体出处的作者）提供的好文章。

Allegro差分线走线规则

SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置 Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev : 1.00

Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)

1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的 事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规 则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关 键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值 来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎 是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可 以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场 可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端 信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差， 同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。

高速信号布线技巧

高速信号布线技巧 原文引自夔牛的博客 https://www.wendangku.net/doc/e82590895.html,/seutommy 1.多层布线 合理选择层数能大幅度降低印版那个中间层尺寸，能充分利用中间层来设置屏蔽，能更好的实现就近接地，能有效的降低寄生电感，能有效缩短信号的传输长度，能最大限度的降低信号间的交叉干扰。 2.引线弯折越少越好 高速电路器件管脚间的引线弯折越少越好。高速电路布线的引线最好采用全直线，需要弯折，可用45°折线或圆弧线。 3.引线越短越好 高速电路器件管脚间的引线越短越好。引线越长，带来的分布电感和分布电容值越大，对系统的高频信号通过产生很多的影响，同时也会改变电路的特性阻抗。 4.引线层间的交替越少越好 高速电路器件管脚间的引线层间交替越少越好。所谓“引线的层间交替越少越好”，是指元件连接过程中所用的过孔越少越好。据侧，一个过孔可带来约0.5pF的分布电容，导致电路的延迟明显增加，减少过孔数目能显著提高速度。 5.注意平行交叉干扰 高速电路布线要注意信号线近距离平行走线所引入的“交叉干扰”，若无法避免平行分布，可在平行信号的反面布置大面积“地”来大幅度减少干扰。同一层内的平行走线几乎无法避免，但是在相邻的两个层，走线的方向务必取为相互垂直。 6.底线包围 底线包围，也称地线隔离，对特别重要的信号线或局部单元实施地线包围的措施。有些信号对要求比较严格，要保证信号不受到干扰，比如时钟信号、告诉模拟信号、微小模拟信号等。为了保护这些信号尽量少受到周围信号线的串扰，可在这些信号走线的外围加上保护的地线，将要保护的信号线加在中间。 7.走线避免成环

各类信号走线不能形成环路，地线也不能形成电流环路。如果产生环路电路，将在系统中产生很大的干扰。 8.布置去耦电容 每个集成电路块的附近应该设置一个或者几个高频去耦电容。为集成片的瞬变电流提供就进的高频通道，使电流不至于通过环路面积较大的供电线路，从而大大减少了向外的辐射噪声。同时由于各集成片拥有自己的高频通道，相互之间没有公共阻抗，抑制了其阻抗耦合。 9.使用高频扼流环节 模拟地线、数字地线等接往公共地线时要用高频扼流环节。在实际装配高频扼流环节时用的网上是中心穿孔有导线的高频铁氧体磁珠. 10.避免分支和树桩 告诉信号布线应尽量避免分支或树桩。树桩对阻抗有很大影响，可以导致信号的反射和过冲，所以我们通常在设计时应避免树桩和分支。采用菊花链的方式，将对信号的影响降低。 11.信号线尽量走在内层 高频信号线走在表层容易产生较大电磁辐射，也容易受到外界电磁辐射或者因此的干扰。将高频信号先布线在电源和地线之间，通过电源还底层对电磁波的吸收，所产生的辐射将减少很多。

共模和差模信号的定义及产生机理

共模和差模信号的定义及产生机理、电缆、绞线、变压器和扼流圈电磁干扰产生及其的抑制 1 引言 了解共模和差模信号之间的差别,对正确理解脉冲磁路和工作模块之间的关系是至关重要的。变压器、 共模扼流圈和自耦变压器的端接法,对在局域网（LAN）和通信接口电路中减小共模干扰起关键作用。共模噪音在用无屏蔽对绞电缆线的通信系统中,是引起射频干扰的主要因素,所以了解共模噪音将有利于更好地了解我们关心的磁性界面的电磁兼容论点。本文的主要目的是阐述差模和共模信号的关键特性和共模扼流圈、自耦变压器端接法主要用途,以及为什么共模信号在无屏蔽对绞电缆线上会引

起噪音发射。在介绍这些信号特点的同时,还介绍了抑制一般噪音常用的方法。 2 差模和共模信号 我们研究简单的两线电缆,在它的终端接有负载阻抗。每一线对地的电压用符号V1和V2来表示。差模信号分量是VDIFF,共模信号分量是VCOM,电缆和地之间存在的寄生电容是Cp。其电路如图1所示,其波形如图2所示。 2．1 差模信号

纯差模信号是：V1=－V2 （1） 大小相等,相位差是180° VDIFF=V1－V2 （2） 因为V1和V2对地是对称的,所以地线上没有电流流过。所有的差模电流（IDIFF）全流过负载。在以电缆传输信号时,差模信号是作为携带信息“想要”的信号。局域网（LAN）和通信中应用的无线收发机的结构中安装的都是差模器件。两个电压（V1＋V2）瞬时值之和总是等于零。 2．2 共模信号 纯共模信号是： V1=V2=VCOM （3） 大小相等,相位差为0° V3=0 （4） 共模信号的电路如图3所示,

其波形如图4所示。 因为在负载两端没有电位差,所以没有电流流过负载。所有的共模电流都通过电缆和地之间的寄生电容流向地线。在以电缆传输信号时,因为共模信号不携带信息,所以它是“不想要”的信号。 两个电压瞬时值之和（V1＋V2）不等于零。相对于地而言,每一电缆上都有变化的电位差。这变化的电位差就会从电缆上发射电磁波。 3 差模和共模信号及其在无屏蔽对绞线中的EMC 在对绞电缆线中的每一根导线是以双螺旋形结构相互缠绕着。流过每根导线的电流所产生的磁场受螺旋形的制约。流过对绞线中每一根导线的电流方向,决定每对导线发射噪音的程度。在每对

共模信号和差模信号

共模信号和差模信号 了解共模和差模信号之间的差别，对正确理解脉冲磁路和工作模块之间的关系是至关重要的。变压器、共模扼流圈和自耦变压器的端接法，对在局域网（LAN）和通信接口电路中减小共模干扰起关键作用。共模噪音在用无屏蔽对绞电缆线的通信系统中，是引起射频干扰的主要因素，所以了解共模噪音将有利于更好地了解我们关心的磁性界面的电磁兼容论点。本文的主要目的是阐述差模和共模信号的关键特性和共模扼流圈、自耦变压器端接法主要用途，以及为什么共模信号在无屏蔽对绞电缆线上会引起噪音发射。在介绍这些信号特点的同时，还介绍了抑制一般噪音常用的方法。 图1差模信号 图2差模信号的波形图 2差模和共模信号 我们研究简单的两线电缆，在它的终端接有负载阻抗。每一线对地的电压用符号V1和V2 来表示。差模信号分量是VDIFF，共模信号分量是VCOM，电缆和地之间存在的寄生电容是C p。其电路如图1所示，其波形如图2所示。

2．1差模信号 纯差模信号是：V1=－V2（1） 大小相等，相位差是180° VDIFF=V1－V2（2） 因为V1和V2对地是对称的，所以地线上没有电流流过。所有的差模电流（IDIFF）全流过负载。 在以电缆传输信号时，差模信号是作为携带信息“想要”的信号。局域网（LAN）和通信中应用的无线收发机的结构中安装的都是差模器件。两个电压（V1＋V2）瞬时值之和总是等于零。 2．2共模信号 纯共模信号是： V1=V2=VCOM（3） 大小相等，相位差为0° V3=0（4） 共模信号的电路如图3所示，其波形如图4所示。 因为在负载两端没有电位差，所以没有电流流过负载。所有的共模电流都通过电缆和地之间的寄生电容流向地线。在以电缆传输信号时，因为共模信号不携带信息，所以它是“不想要”的信号。 图3共模信号

PCBLayout中的直角走线、差分走线和蛇形线

布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout 得以实现并验证，由此可见，布线在高速PCB 设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。 主要从直角走线，差分走线，蛇形线等三个方面来阐述。 1．直角走线 直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面： 一是拐角可以等效为传输线上的容性负载，减缓上升时间； 二是阻抗不连续会造成信号的反射； 三是直角尖端产生的EMI。 传输线的直角带来的寄生电容可以由下面这个经验公式来计算： C=61W(Er)[size=1]1/2[/size]/Z0 在上式中，C 就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr 指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量： T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps 通过计算可以看出，直角走线带来的电容效应是极其微小的。 由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数： ρ=(Zs-Z0)/(Zs+Z0) 一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到

差分信号走线原则

设计规则1 我们处理差分信号的第一个规则是：走线必须等长。有人激烈地反对这条规则。通常他们的争论的基础包括了信号时序。他们详尽地指出许多差分电路可以容忍差分信号两个部分相当的时序偏差而仍然能够可靠地进行翻转。根据使用的不同的逻辑门系列，可以容忍500 mil 的走线长度偏差。并且这些人们能够将这些情况用器件规范和信号时序图非常详尽地描绘出来。问题是，他们没有抓住要点！差分走线必须等长的原因与信号时序几乎没有任何关系。与之相关的仅仅是假定差分信号是大小相等且极性相反的以及如果这个假设不成立将会发生什么。将会发生的是：不受控的地电流开始流动，最好情况是良性的，最坏情况将导致严重的共模EMI问题。 因此，如果你依赖这样的假定，即：差分信号是大小相等且极性相反，并且因此没有通过地的电流，那么这个假定的一个必要推论就是差分信号对的长度必须相等。差分信号与环路面积：如果我们的差分电路处理的信号有着较慢的上升时间，高速设计规则不是问题。但是，假设我们正在处理的信号有着有较快的上升时间，什么样的额外的问题开始在差分线上发生呢？考虑一个设计，一对差分线从驱动器到接收器，跨越一个平面。同时假设走线长度完全相等，信号严格大小相等且极性相反。因此，没有通过地的返回电流。但是，尽管如此，平面层上存在一个感应电流！ 任何高速信号都能够（并且一定会）在相邻电路（或者平面）产生一个耦合信号。这种机制与串扰的机制完全相同。这是由电磁耦合，互感耦合与互容耦合的综合效果，引起的。因此，如同单端信号的返回电流倾向于在直接位于走线下方的平面上传播，差分线也会在其下方的平面上产生一个感应电流。 但这不是返回电流。所有的返回电流已经抵消了。因此，这纯粹是平面上的耦合噪声。问题是，如果电流必须在一个环路中流动，剩下来的电流到哪里去了呢？记住，我们有两根走线，其信号大小相等极性相反。其中一根走线在平面一个方向上耦合了一个信号，另一根在平面另一个方向上耦合了一个信号。平面上这两个耦合电流大小相等（假设其它方面设计得很好）。因此电流完全在差分走线下方的一个环路中流动（图3）。它们看上去就像是涡流。耦合电流在其中流动的环路由（a）差分线自身和（b）走线在每个端点之间的间隔来定义。 设计规则2 现在EMI 与环路面积已是广为人知了3。因此如果我们想控制EMI，就需要将环路面积最小化。并且做到这一点的方法引出了我们的第二条设计规则：将差分线彼此靠近布线。有人反对这条规则，事实上这条规则在上升时间较慢并且EMI 不是问题时并不是必须的。但是在高速环境中，差分线彼此靠得越近布线，走线下方所感应的电流的环路就越小，

共模与差模完美解释

共模与差模 虽然我们在学习模电时经常提到关于共模和差模两个知识点，但是有时候总无法与实际电路结合起来，搞不清楚为什么要去抑制共模，为什么电平输入时一定会带入共模信号。特此在摘录网上大侠们的知识论点，争取把这个问题弄清楚。 共模信号与差模信号 最简单理解，共模信号和差模信号是指差动放大器双端输入时的输入信号。 共模信号：双端输入时，两个信号相同。 差模信号：双端输入时，两个信号的相位相差180度。 任何两个信号都可以分解为共模信号和差模信号。 设两路的输入信号分别为： A,B. m,n分别为输入信号A，B的共模信号成分和差模信号成分。 输入信号A，B可分别表示为：A=m+n；B=m-n 则输入信号A,B可以看成一个共模信号 m 和差模信号 n 的合成。 其中m=(A+B)/2；n=(A-B)/2。 我们需要的是整个有意义的“输入信号”，要把两个输入端看作“整体”。 就像初中时平面坐标需要用 x,y 两个数表示，而到了高中或大学就只要用一个“数”v，但这个 v 是由 x,y 两个数构成的“向量”……而共模、差模正是“输入信号”整体的属性，差分输入可以表示为 vi = (vi+, vi-) 也可以表示为 vi = (vic, vid) c 表示共模， d 表示差模。两种描述是完全等价的。只不过换了一个认识角度，就像几何学里的坐标变换，同一个点在不同坐标系中的坐标值不同，但始终是同一个点。 运放的共模输入范围：器件（运放、仪放……）保持正常放大功能（保持一定共模抑制比 CMRR）条件下允许的共模信号的范围。 显然，不存在“某一端”上的共模电压的问题。 但“某一端”也一样存在输入电压范围问题。而且这个范围等于共模输入电压范围。 道理很简单：运放正常工作时两输入端是虚短的，单端输入电压范围与共模输入电压范围几乎是一回事。 对其它放大器，共模输入电压跟单端输入电压范围就有区别了。 例如对于仪放，差分输入不是0，实际工作时的共模输入电压范围就要小于单端输入电压范围了。 牛人的形象比喻：两只船,分别站着一个MM和一个GG. MM和GG手拉着手. 当船上下波动时,MM才能感觉到GG变化的拉力。这两个船之间的高度差就是差模信号。 当水位升高或者降低时,MM并不能感觉到这个拉力. 这两个船离水底的绝对高度就是共模信号。

差分信号线的原理和优缺点分析

差分信号线的原理和优缺点分析 随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。传统的总线协议已经不能够满足要求了。串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。而串行总线又尤以差分信号的方式为最多。所以在这篇中整理了些有关差分信号线的设计和大家探讨下。 1.差分信号线的原理和优缺点 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b. 能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，如图在A-A‘的电流是从右到左，那B-B‘的是从左到右，那么按右手螺旋定则，那他们的磁力线是互相抵消的。耦合的越紧密，互相抵消的磁力线就越多。泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differenTIal signaling）就是指这种小振幅差分信号技术。 2.差分信号的一个实例：LVDS

高速PCB布线差分对走线

高速PCB布线差分对走线 为了避免不理想返回路径的影响，可以采用差分对走线。为了获得较好的信号完整性，可以选用差分对来对高速信号进行走线，如图1所示，LVDS电平的传输就采用差分传输线的方式。 图1 差分对走线实例 差分信号传输有很多优点，如： ·输出驱动总的dI/dr会大幅降低，从而减小了轨道塌陷和潜在的电磁干扰； ·与单端放大器相比，接收器中的差分放大器有更高的增益； ·差分信号在一对紧耦合差分对中传输时，在返回路径中对付串扰和突变的鲁棒性更好； ·因为每个信号都有自己的返回路径，所以差分新信号通过接插件或封装时，不易受 到开关噪声的干扰； 但是差分信号也有其缺点：首先是会产生潜在的EMI，如果不对差分信号进行恰当的平衡或滤波，或者存在任何共模信号，就可能会产生EMI问题；其次是和单端信号相比，传输差分信号需要双倍的信号线。 如图2所示为差分对走线在PCB上的横截面。D为两个差分对之间的距离；s为差分对两根信号线间的距离；W为差分对走线的宽度；Ff为介质厚度。

使用差分对走线时，要遵循以下原则： ·保持差分对的两信号走线之间的距离S在整个走线上为常数； ·确保D＞25，以最小化两个差分对信号之间的串扰； ·使差分对的两信号走线之间的距离S满足：S＝3H，以便使元件的反射阻抗最小化； ·将两差分信号线的长度保持相等，以消除信号的相位差； ·避免在差分对上使用多个过孔，过孔会产生阻抗不匹配和电感。 图2 PCB上的差分对走线 以前，只有不到50％的电路板采用可控阻抗互连线，而现在这一比例已超过90％。如今有不到50％的电路板使用了差分对，相信在不久的将来，随着对差分对原理和设计规则的了解加深，将会有超过90％的电路板使用它 欢迎转载，信息来源维库电子市场网（https://www.wendangku.net/doc/e82590895.html,）

差分信号和单端信号概述.

差分信号与单端信号概述 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b.能有效抑制EMI(电磁干扰)，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c. 时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 1、共模电压和差模电压 我们需要的是整个有意义的“输入信号”，要把两个输入端看作“整体”。就像初中时平面坐标需要用 x,y 两个数表示，而到了高中或大学就只要用一个“数”v，但这个 v 是由 x,y 两个数构成的“向量”…… 而共模、差模正是“输入信号”整体的属性，差分输入可以表示为 vi = (vi+, vi-)也可以表示为vi = (vic, vid)。c 表示共模，d 表示差模。两种描述是完全等价的。只不过换了一个认识角度，就像几何学里的坐标变换，同一个点在不同坐标系中的坐标值不同，但始终是同一个点。 运放的共模输入范围：器件（运放、仪放……）保持正常放大功能（保持一定共模抑制比 CMRR）条件下允许的共模信号的范围。 显然，不存在“某一端”上的共模电压的问题。但“某一端”也一样存在输入电压范围问题。而且这个范围等于共模输入电压范围。 道理很简单：运放正常工作时两输入端是虚短的，单端输入电压范围与共模输入电压范围几乎是一回事。对其它放大器，共模输入电压跟单端输入电压范围就有区别了。例如对于仪放，差分输入不是 0，实际工作时的共模输入电压范围就要小于单端输入电压范围了。 可以通俗的理解为： 两只船静止在水面上，分别站着两个人，A和B。 A和B相互拉着手。当船上下波动时，A才能感觉到B变化的拉力。这两个船之间的高度差就是差模信号。当水位上升或者下降时，A并不能感觉到这个拉力。这两个船离水底的绝对高度就是共模信号。 于是，我们说A和B只对差模信号响应，而对共模信号不响应。当然，也有一定的共模范围了，太低会沉到水底，这样船都无法再波动了。太高，会使会水溢出而形成水流导致船没法在水面上停留。理论上，A 和B应该只是对差模有响应。 但实际上，由于船上下颠簸，A和B都晕了，明明只有共模，却产生了幻觉：似乎对方相对自己在动。这就说明，A和B内力较弱，共模抑制比不行啊。说笑了啊，不过大致也就是这个意思。 当然,差模电压也不可以太大，否则会导致把A和B拉开。

SATA高速差分信号设计规则

PCB设计挑战和建议作为PC、服务器和消费电子产品中重要的硬盘驱动器接口，串行ATA(SATA)发展迅猛并日益盛行。随着基于磁盘的存储在所有电子市场领域中变得越来越重要，系统设计工程师需要知道采用第一代SATA(1.5Gbps)和第二代SATA(3.0Gbps)协议的产品设计中的独特挑战。此外，系统设计工程师还需要了解新的SATA特性，以使其用途更广，功能更强，而不仅仅是简单地代替并行ATA。充分利用这些新特性并克服设计中存在的障碍，对成功推出采用SATA接口的产品非常关键。 日趋复杂的PCB布局布线设计对保证高速信号(如SATA)的正常工作至关重要。由于第一代和第二代SATA的速度分别高达1.5Gbps和3.0Gbps，因此铜箔蚀刻线布局的微小改动都会对电路性能造成很大的影响。SATA信号的上升时间约为100ps，如此快的上升时间，再加上有限的电信号传输速度，所以即使很短的走线也必须当成传输线来对待，因为这些走线上有很大部分的上升(或下降)电压。 高频效应处理不好，将会导致PCB无法工作或者工作起来时好时坏。为保证采用FR4 PCB板的SATA设计正常工作，必须遵守下面列出的FR4 PCB布局布线规则。这些规则可分为两大类：设计使用差分信号和避免阻抗不匹配。 高速差分信号设计规则包括： 1.SATA是高速差分信号，一个SATA连接包含一个发送信号对和一个接收 信号对，这些差分信号的走线长度差别应小于5mil。使差分对的走线长度保持一致非常重要，不匹配的走线长度会减小信令之间的差值，增加误码率，而且还会产生共模噪声，从而增加EMI辐射。差分信号线对应该 在电路板表层并排走线(微带线)，如果差分信号线对必须在不同的层走 线，那么过孔两侧的走线长度必须保持一致。 2.差分信号线对的走线不能太靠近，建议走线间距是走线相对于参考平面高 度的6至10倍(最好是10倍)。 3.为减少EMI，差分对的走线间距不要超过150mil。 4.SATA差分对的差分阻抗必须为100欧姆。 5.为减少串扰，同一层其它信号与差分信号线对之间的间距至少为走线相对 于参考平面高度的10至15倍。 6.在千兆位传输速度的差分信号上不要使用测试点。 避免阻抗不匹配的设计规则包括：

详解差模电压和共模电压-简单易懂

差模电压与共模电压 我们需要的是整个有意义的“输入信号”，要把两个输入端看作“整体”。 就像平面坐标需要用 x,y 两个数表示，而到了高中或大学就只要用一个“数”v，但这个 v 是由 x,y 两个数构成的“向量”…… 而共模、差模正是“输入信号”整体的属性，差分输入可以表示为 vi = (vi+, vi-) 也可以表示为 vi = (vic, vid) c 表示共模， d 表示差模。两种描述是完全等价的。只不过换了一个认识角度，就像几何学里的坐标变换，同一个点在不同坐标系中的坐标值不同，但始终是同一个点。 运放的共模输入范围：器件（运放、仪放……）保持正常放大功能（保持一定共模抑制比 CMRR）条件下允许的共模信号的范围。 显然，不存在“某一端”上的共模电压的问题。但“某一端”也一样存在输入电压范围问题。而且这个范围等于共模输入电压范围。 道理很简单：运放正常工作时两输入端是虚短的，单端输入电压范围与共模输入电压范围几乎是一回事。 对其它放大器，共模输入电压跟单端输入电压范围就有区别了。例如对于仪放，差分输入不是 0，实际工作时的共模输入电压范围就要小于单端输入电压范围了。

可以通俗的理解为： 两只船静止在水面上，分别站着两个人，A和B。 A和B相互拉着手。当船上下波动时，A才能感觉到B变化的拉力。这两个船之间的高度差就是差模信号。 当水位上升或者下降时，A并不能感觉到这个拉力。 这两个船离水底的绝对高度就是共模信号。 于是，我们说A和B只对差模信号响应，而对共模信号不响应。当然，也有一定的共模范围了，太低会沉到水底，这样船都无法再波动了。太高，会使会水溢出而形成水流导致船没法在水面上停留 理论上，A和B应该只是对差模有响应 但实际上，由于船上下颠簸，A和B都晕了，明明只有共模，却产生了幻觉：似乎对方相对自己在动。这就说明，A和B内力较弱，共模抑制比不行啊。 当然,差模电压也不可以太大，否则会导致把A和B拉开。 主要是 “共模是两输入端的算术平均值,差模是直接的同相端与反相端的差值”。 共模电压应当是从源端看进来时，加到放大电路输入端的共同值，差模则是加到放大电路两个输入端的差值。 共模电压有直流的，也有交流的。直流的称为直流共模抑制（比），交流的称为交流共模抑制（比），统称共模抑制（比）。一般

差分信号PCB规则

什么是差分信号？ 一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。在某些系统里，系统'地'被用作电压基准点。当'地'当作电压测量基准时，这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。 另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。我们用一个方法对差分信号做一下比喻，差分信号就好比是跷跷板上的两个人，当一个人被跷上去的时候，另一个人被跷下来了- 但是他们的平均位置是不变的。继续跷跷板的类推，正值可以表示左边的人比右边的人高，而负值表示右边的人比左边的人高。0 表示两个人都是同一水平。 图1 用跷跷板表示的差分信号 应用到电学上，这两个跷跷板用一对标识为V+和V-的导线来表示。当V+>V-时，信号定义成正极信号，当V+

高速信号走线规则

高速信号走线规则 随着信号上升沿时间的减小，信号频率的提高，电子产品的EMI问题，也来越受到电子工程师的关注。 高速PCB设计的成功，对EMI的贡献越来越受到重视，几乎60％的EMI问题可以通过高速PCB来控制解决。 规则一：高速信号走线屏蔽规则 在高速的PCB设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都是会造成EMI的泄漏。建议屏蔽线，每1000mil，打孔接地。如上图所示。 规则二：高速信号的走线闭环规则 由于PCB板的密度越来越高，很多PCB LAYOUT工程师在走线的过程中，很容易出现这种失误，如下图所示： 时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI 的辐射强度。 规则三：高速信号的走线开环规则 规则二提到高速信号的闭环会造成EMI辐射，同样的开环同样会造成EMI辐射，如下图所示：

时钟信号等高速信号网络，在多层的PCB走线的时候产生了开环的结果，这样的开环结果将产生线形天线，增加EMI 的辐射强度。在设计中我们也要避免。 规则四：高速信号的特性阻抗连续规则 高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加EMI的辐射，如下图： 也就是：同层的布线的宽度必须连续，不同层的走线阻抗必须连续。 规则五：高速PCB设计的布线方向规则 相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加EMI辐射，如下图： 相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的串扰。 规则六：高速PCB设计中的拓扑结构规则 在高速PCB设计中有两个最为重要的内容，就是线路板特性阻抗的控制和多负载情况下的拓扑结构的设计。在高速的情况下，可以说拓扑结构的是否合理直接决定，产品的成功还是失败。 如上图所示，就是我们经常用到的菊花链式拓扑结构。这种拓扑结构一般用于几Mhz的情况下为益。高速的拓扑结构我们建议使用后端的星形对称结构。

差模滤波器和共模滤波器

共模和差模信号与滤波器 山东莱芜钢铁集团动力部周志敏(莱芜271104) 1概述 随着微电子技术的发展和应用，电磁兼容已成为研究微电子装置安全、稳定运行的重要课题。抑制电磁干扰采用的技术主要包括滤波技术、布局与布线技术、屏蔽技术、接地技术、密封技术等。而干扰源的传播途径分为传导干扰和辐射干扰。传导噪声的频率范围很宽，从10kHz～30MHz，仅从产生干扰的原因出发，通过控制脉冲的上升与下降时间来解决干扰问题未必是一个好方法。为此了解共模和差模信号之间的差别，对正确理解脉冲磁路和工作模块之间的关系是至关重要的。在抑制电磁干扰的各项技术中，采用滤波技术对局域网（LAN）、通信接口电路、电源电路中减少共模干扰起着关键作用。所以掌握滤波器的工作原理和其实用电路的结构及其正确的应用，是微电子装置系统设计中的一个重要环节。 2差模信号和共模信号 差模信号又称为常模、串模、线间感应和对称信号等，在两线电缆传输回路，每一线对地电压用符号V1和V2来表示。差模信号分量是VDIFF。纯差模信号是：V1=－V2；其大小相等，相位差180°；VDIFF=V1－V2，因为V1和V2对地是对称的，所以地线上没有电流流过，差模信号的电路如图1所示。所有的差模电流（IDIFF）全流过负载。差模干扰侵入往返两条信号线，方向与信号电流方向一致，其一种是由信号源产生，另一种是传输过程中由电磁感应产生，它和信号串在一起且同相位，这种干扰一般比较难以抑制。 共模信号又称为对地感应信号或不对称信号，共模信号分量是VCOM，纯共模信号是：VCOM=V1=V2；大小相等，相位差为0°；V3=0。共模信号的电路如图2所示。干扰信号侵入线路和接地之间，干扰电流在两条线上各流过二分之一，以地为公共回路；原则上讲，这种干扰是比较容易消除的。在实际电路中由于线路阻抗不平衡，使共模信号干扰会转化为不易消除的串扰干扰。 3滤波器 滤波器可以抑制交流电源线上输入的干扰信号及信号传输线上感应的各种干扰。滤波器可分为交流电源滤波器、信号传输线滤波器和去耦滤波器。交流电源滤波器大量应用在开关电源的系统中，既可以抑制外来的高频干扰，还可以抑制开关电源向外发送干扰。来自工频电源或雷击等瞬变干扰，经电源线侵入电子设备，这种干扰以共模和差模方式传播，可用电源滤波器滤除。在滤波电路中，有很多专用的滤波元件（如铁氧体磁环），它们能够改善电路的滤波特性，恰当地设计和使用滤波器是抗干扰技术的重要手段。例如开关电源通过传导和辐射出的噪声有差模和共模之分，差模噪声采用π型滤波器抑制，如图3(a)所示。图3（a）中，LD为滤波扼流圈。若要对共模噪声有抑制能力，应采用如图3（b）所示的滤波电路。图3（b）中，LC为滤波扼流圈。由于LC的两个线圈绕向一致，当电源输入电流流过LC时，所产生的磁场可以互相抵消，相当于没有电感效应，因此，它使用磁导率高的磁芯。LC对共模噪声来说，相当于一个大电感，能有效地抑制共模传导噪声。开关电源输入端分别对地并接的电容CY对共模噪声起旁路作用。共模扼流圈两端并联的电容CX对共模噪声起抑制作用。R为CX 的放电电阻，它是VDE　0806和IEC　380安全技术标准所推荐的。图3（b）中各元件参数范围为：CX=0.1μF～2μF； CY=2.0nF～33nF；LC=几～几十mH，随工作电流不同而取不同的参数值，如电流为25A时LC=1.8mH；电流为0　3A时，LC=47mH。另外在滤波器元件选择中，一定要保证输入滤波器的谐振频率低于开关电源的工作频率。

SDRAM 类高速器件布线规则

Learn to walk first before you want to run…SDRAM 类高速器件布线规则 一个优秀的Layout，一块好的板子，并不是随便布线连同就可以实现电路要求的，凡事都得谨慎，此处别处摘要，讲述SDRAM类高速器件布线规则： 如果你没有信号完整性的知识和对传输线的认识，恐怕你很难看懂，如果你看不懂，那么请按这样一个通用的基本法则做： （1）DDR和主控芯片尽量靠近 （2）高速约束中设置所有信号、时钟线等长(最多允许50mils的冗余)，所有信号、时钟线长度不超过1000mils （3）尽量0过孔，元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。 这样的话200M的DDR基本上是没有太大问题。其它的一些3W 20H法则就能做到尽量做到吧 3W原则: 这里3W是线与线之间的距离保持3倍线宽。你说3H也可以。但是这里H指的是线宽度。不是介质厚度。是为了减少线间串扰，应保证线间距足够大，如果线中心距不少于3倍线宽时，

则可保持70%的线间电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。针对EMI（电磁干扰：eg传导、辐射、谐波） 20H原则： 是指电源层相对地层内缩20H的距离，当然也是为抑制边缘辐射效应。在板的边缘会向外辐射电磁干扰。将电源层内缩，使得电场只在接地层的范围内传导。有效的提高了EMC。若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内。针对EMC（电磁兼容） 五---五规则： 印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。 对于“五五规则”的时钟频率到5MHz或脉冲上升时间小于5ns，此处我严重不理解。。。时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面， 给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68 Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。 数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mil 内。与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。 地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20 mil

共模与差模信号及其抑制原理

共模与差模信号及其抑制原理 1、引言 了解共模和差模信号之间的差别,对正确理解脉冲磁路和工作模块之间的关系是至关重要的。 变压器、共模扼流圈和自耦变压器的端接法,对在局域网(LAN)和通信接口电路中减小共模干扰起关键作用。 共模噪音在用无屏蔽对绞电缆线的通信系统中,是引起射频干扰的主要因素,所以了解共模噪音将有利于更好地了解我们关心的磁性界面的电磁兼容论点。 本文的主要目的是阐述差模和共模信号的关键特性和共模扼流圈、自耦变压器端接法主要用途,以及为什么共模信号在无屏蔽对绞电缆线上会引起噪音发射。 在介绍这些信号特点的同时,还介绍了抑制一般噪音常用的方法。 2、差模和共模信号 我们研究简单的两线电缆,在它的终端接有负载阻抗。每一线对地的电压用符号V1和V2来表示。差模信号分量是VDIFF,共模信号分量是VCOM,电缆和地之间存在的寄生电容是Cp。其电路如图1所示,其波形如图2所示。 2.1 差模信号 纯差模信号是：V1 = －V2，（1） 大小相等,相位差是180°， VDIFF = V1－V2 （2） 因为V1和V2对地是对称的,所以地线上没有电流流过。所有的差模电流（IDIFF）全流过负载。在以电缆传输信号时,差模信号是作为携带信息“想要”的信号。 局域网（LAN）和通信中应用的无线收发机的结构中安装的都是差模器件。 两个电压（V1＋V2）瞬时值之和总是等于零。 2.2 共模信号 纯共模信号是：V1 = V2 = VCOM（3） 大小相等,相位差为0°，

V3=0 （4） 共模信号的电路如图3所示,其波形如图4所示。 因为在负载两端没有电位差,所以没有电流流过负载。所有的共模电流都通过电缆和地之间的寄生电容流向地线。 在以电缆传输信号时,因为共模信号不携带信息,所以它是“不想要”的信号。 两个电压瞬时值之和（V1＋V2）不等于零。 相对于地而言,每一电缆上都有变化的电位差。这变化的电位差就会从电缆上发射电磁波。 3、差模和共模信号及其在无屏蔽对绞线中的EMC 在对绞电缆线中的每一根导线是以双螺旋形结构相互缠绕着。 流过每根导线的电流所产生的磁场受螺旋形的制约。 流过对绞线中每一根导线的电流方向,决定每对导线发射噪音的程度。 在每对导线上流过差模和共模电流所引起的发射程度是不同的,差模电流引起的噪音发射是较小的,所以噪音主要是由共模电流决定。 3.1 对绞线中的差模信号 对纯差模信号而言,它在每一根导线上的电流是以相反方向在一对导线上传送。如果这一对导线是均匀的缠绕,这些相反的电流就会产生大小相等,反向极化的磁场,使它的输出互相抵消。 在无屏蔽对绞线中,不含噪音的差模信号不产生射频干扰。 在无屏蔽对绞线系统中的差模信号如图5所示。 3.2 对绞线中的共模信号 共模电流ICOM在两根导线上以相同方向流动,并经过寄生电容Cp到地返回。在这种情况下,电流产生大小相等极性相同的磁场,它们的输出不能相互抵消。 在无屏蔽对绞线中,共模信号产生射频干扰。 如图6所示,共模电流在对绞线的表面产生一个电磁场,它的作用正如天线一样

Router布线详细设置-有图解

Router高级布线技巧 当设计高速信号PCB或者复杂的PCB时，常常需要考虑信号的干扰和抗干扰的问题，也就是设计这样的PCB时，需要提高PCB的电磁兼容性。为了实现这个目的，除了在原理图设计时增加抗干扰的元件外，在设计PCB时也必须考虑这个问题，而最重要的实现手段之一就是使用高速信号布线的基本技巧和原则。 高速信号布线的基本技巧包括控制走线长度、蛇形布线、差分对布线和等长布线，使用这些基本的布线方法，可以大大提高高速信号的质量和电磁兼容性。下面分别介绍这些布线方法的设置和操作。 10．5．1 控制走线长度 为了控制布线长度，可以对需要走线的网络或引脚对设置走线长度限制，将走线长度控制在一定的范围之内。控制走线长度的操作步骤如下： （1） 首先选择需要控制走线长度的网络。在项目浏览器中展开网络，然后选择需要控制走线长度的网络，例如本实例的CLKIN网络。 （2） 然后单击鼠标右键，并执行弹出快捷菜单中的Properties命令。执行该命令后，系统会弹出网络属性对话框，此时选择Length（长度）选型卡，如图10-57 所示。 此时可以设置走线长度的限制。选择Restrict length选项，然后分别在Minimum length编辑框中输入最小的长度值，如本实例设置为500mil;在Maximum length 编辑框中输入最大的长度值，如本实例设置为2000mil。 (3)设置了长度限制值后，单击OK按钮退出设置对话框。 设置网络走线长度限制后，走线时将遵守该长度设置，将走线控制在设置范围内。 设置长度限制规则后，在布线时就会显示走线长度监视器，动态显示布线的实际长度。 图10-57 长度选择卡 走线长度监视器能以图形的方式来帮助控制走线的长度。当设置长度限制规则后，走线长度信息成为走线时光标的一部分显示出来，这样可以很好地控制走线的长度，如图10-58所示。走线长度监视器会显示最小的和最大的允许布线长度，以及当前的实际长度，走线长度监视器在获得小于最大设置长度和大于最大设置长度的长度后，会显示不同的颜色。