试验二计数器集成电路的应用

实验一组合逻辑电路设计

一、实验目的

1、熟悉应用中小规模数字集成电路的工程技术；

2、掌握组合逻辑电路的设计方法。

二、设计步骤

对于某些对象的启动／停止或者打开／闭合等一类二值控制问题（电气工程称之为乒乓控制），往往可以抽象归纳成为逻辑问题。使用数字逻辑电路实现解决这一逻辑问题的电路系统，即可实现逻辑控制。使用小规模（SSI）数字集成电路进行组合逻辑电路设计的步骤是：

1、分析实际问题进行逻辑抽象：定义输入或输出变量并进行逻辑赋值，即确定True (1)或False (0)表示的含义。在此基础上列出逻辑真值表。

2、由真值表写出逻辑函数表达式并化简为最简式。

3、按照化简后的表达式画出逻辑函数原理图。

为了降低电路成本、便于系统安装和未来维修，有经验的工程师常常设法用尽可能少的数字集成电路种类和芯片数目来实现设计。因此2，3两步骤应统筹考虑。

4、查阅集成电路手册确定电路中所使用的芯片型号和具体的引脚连

接关系。

5、正确地焊接（连接）电路，在确认无误后上电试验，测试电路的逻辑关系是否实现真值表（解决逻辑问题）。当然，这需要解决全部有关逻辑变量的状态设定和输出逻辑状态的测试问题。值得说明，一种专门测试逻辑电平的常用工具是“逻辑笔”。

三、设计要求

请设计组合逻辑电路解决如下逻辑问题：

1、某竞技运动项目设主裁判一名，副裁判两名。比赛规则是：主裁判和至少一名副裁判判定某运动员胜利，则该运动员取胜。设计实现电子裁判机。

2、某储液罐设有大小各一个补液泵和高、中、低液位传感器。三个传感器都在页面低于其监测的位置时发出信号，否则没有信号输出。由于结构上的原因，高位传感器不会出故障；其余两个传感器在液面高于其监测位置时决不会产生错误的信号输出，但却可能在故障时发不出信号来。设计电路系统实现如下控制要求：液面达到或超过高位时补液泵全停；液面低于高位而高于中位时，小泵启动工作，大泵停止；液面低于中位而高于低位时，大泵启动工作，小泵停止；液面低于低位时，大小两泵同时启动工作。在实现上述控制要求的同时给出传感器发生故障的报警信号。

四、实验器材

1、数字电路实验箱，一个

2、直流稳压电源，一台

3、数字集成电路芯片

五、预习内容

1、掌握门电路的逻辑功能，熟悉有关数字集成电路的种类、型号、封

装结构和引脚分配。

2、完成设计的1～4步。提出实验所需的芯片型号及数量。

六、实验报告

在实验成功结束后，学生应认真撰写实验报告，内容主要包括：

1、每步骤的设计结果（如真值表、逻辑图等）及其必要的说明。

2、实验中发生的问题及解决方案，处理结果。

实验二计数器集成电路的应用

一、实验目的

1、掌握中规模集成电路计数器的应用

2、掌握BCD--7段译码器的应用

二、实验原理

计数器是数字系统的基本部件之一，它不仅用来计数输入脉冲数目，而且还可以用来完成定时和数字运算等特定的逻辑功能。计数器按工作方式可分为同步计数器和异步计数器；按计数制可分为二进制、十进制和任意进制计数器；按计数过程中计数器数字增减来分类，可以分为加法计数器、减法计数器和加减兼有的可逆计数器。

本实验我们建议选用74LS160集成计数器作为计数器件。

中规模74LS160A为十进制可予置同步计数器，它由四个D型触发器和若干个门电路组成，具有同步计数，同步予置初值、计数允许/禁止控制、异步清零等功能。应用两个计数使能端P、T

和一个进位输出端,可实现多位同步计数器的

级联。其管脚分配如图2－1所示。其中‘CO’

为进位输出端，‘CT P’为计数控制端，‘CT T’

为计数控制端（两者为逻辑与关系），‘Q0～

Q3’为计数输出端，‘D0～D3’为初值数据并

行输入端，‘CP’为时钟输入端（上升沿有效），

‘’为异步清除输入端（低电平有效）。

‘LD’为同步并行置入控制端（低电平有

效）。当LD端出现有效电平时，‘D0～D3’输入的初值数据（8421BCD码）置入计数器内，同时在Q0～Q3计数输出端输出。在应用系统中，人们往往希望显示当前计数值。这就需要对该输出进行译码、显示。

在数字系统中，显示器的产品很多，如荧光数码管、半导体、显示器液晶显示和辉光数码管等。数显的显示方式一般有三种，一是重叠式显示，二是点阵式显示，三是分段式显示。工程上常用发光二极管（LED）七段数码显示器。因为它有高亮度、低功耗、长寿命、多颜色、多规格等特点。它用七只LED制成七段笔画（分别称之为a,b,c,d,e,f,g）构成“8”的形状。因此只要将BCD码表示的数字按照字形，对应地点燃相关的a段至g段LED，就实现了计数显示。这一点，应用组合逻辑设计的技术不难实现。当然，译码电路不算简单，并且要解决通用逻辑电路的扇出能力问题，就是说要加电流（或功率）驱动。实现上述功能的译码驱动器产品种类很多。而且要根据具体的数码显示器的型号种类及其工作原理来选用。

本实验中，我们选用常用了共阴极LED数码管及其译码驱动器74LS248 BCD码4－7段译码驱动器。译码驱动显示的原理框图如图2－2所示。74LS248译码驱动器管脚排列如图2－3。

三、实验要求与提示

1、分别设计与实现一个十进制计数器和一个六进制计数器并进而实

现六十进制的计数器。每个计数器通过各自的译码显示电路分别显

示个位数和十位数（称为“静态译码”）。原理框图如图2－4。

这将涉及任意进制计数器的设计问题。实现任意进制计数器的方法之一是“反馈归零法”，即在某一集成计数器电路的基础上加一个适当的电路，当计数器中的计数达到要求时，该电路向计数器的复位端送出一个复位脉冲，使计数器复位至0状态。图2－5是应用本法由74LS160组成的六进制计数器。

当然，这将使计数系统中频频出现瞬间的误码。由于人们的“视觉暂留效应”和大多数物理设备的大惯性，该方案尚有用途。另外的优选方案是“反馈赋值法”，同学们可参考教科书相关内容，并在有条件的情况下实现之。

图2-6

2、设计一个二十四进制计数器，实现译码显示。

利用J－K触发器与非门和74LS160组成二十四进制计数器，再通过各自的译码显示电路分别显示个位数和十位数。其接线电路图如图2－6所示。

J－K触发器可采用74LS112双JK触发器。其管脚排列如附录。与非门可用四重二输入与非门74LS00。

四、实验内容

1、六十进制计数器功能测试

（1）按照预先设计好的电路图接线，检查无误后，接通5V直流电源。

（2）在输入端输入单次脉冲，观察显示器状态，并记录结果。

（3）在输入端输入连续脉冲，观察显示器状态，并记录结果。

2、二十四进制计数器功能测试

（1）按图2－6接线，检查无误后，接通5V直流电源。

（2）、（3）同上。

五、实验器材

1、数字实验箱1台

2、直流稳压电源1台

3、集成电路

74LS160

74LS112

74LS248和七段LED

74LS00

六、预习要求

1、复习译码、显示、计数器工作原理和逻辑电图。

2、查阅有关手册，熟悉各芯片管脚排列及逻辑功能。

3、设计出各计数器电路接线图。

七、实验报告

实验结果满意后应请指导教师检查，在征得老师同意后方可拆除实验线路或进行下一项目的实验。实验后尚应及时送交实验报告，主要内容是：

1、设计原理图及必要的说明（工作原理及设计考虑）；

2、元器件清单（含参数）；

3、实验项目2若允许使用2片74160，你的优化设计方案。

4、实验中遇到的问题及其解决途径

实验三555定时器的应用

一、实验目的

1、了解555定时器的工作原理。

2、掌握用555集成定时器构成单稳态触发器电路和矩形波发生器电路的技术；测试电路的工作性能。

二、实验原理

555定时器是一种中规模集成电路，只要在外部配上适当的阻容元件，就可以方便地构成史密特触发器，单稳态触发器及多谐振荡器等脉冲产生与变换电路。该器件的电源电压为4.5～18V，驱动电流比较大，一般在200mA 左右，并能与TTL、CMOS逻辑电平相兼容。

555定时器的内部电路框图及管脚排列如图3－1（a）、（b）所示。

555定时器内部含有两个电压比较器A1、A2，一个基本RS触发器，一个放电三极管T，以及由三个电阻组成的分压器。

在VCC和地之间加上电压，并让Vμ悬空，则A1比较器的参考电压为

2／3V CC ，A2比较器的参考电压为1／3V CC 。若A2比较器的TR 触发端输

入电压V 2≤

3

1

V CC ，则A2比较器输出为0，可使基本RS 触发器置1，使输出端Q ＝1。若A1比较器的TH 阀值端输入电压V 6≥3

2

V CC 时，则A 1比较

器输出为0，可使基本RS 触发器置0，使输出端Q 为0。若复位端RD ＝0，则基本RS 触发器置0，Q ＝0。V μ为控制电压端，V μ的电压加入，可改变两比较器的参考电压，使=TH V V μ,V TR =

2

1

V μ 。若不用该功能时，可通过电容（通常为0.01μF ）接地。放电三级管T1的输出端Dis 为集电极开路输出。定时器的功能说明见表3－1

表3－1 555定时器功能表

从555功能表及其原理图可见，只要在其相关的输入端输入相应的信号就可得到各种不同的电路。

由555定时器组成的单稳态触发器、矩形脉冲发生器的原理电路分别如图3－2（a ）、（b ）所示。

请读者参考教科书的有关内容设计多谐振荡器和单稳态触发器电路。其中关键的结论如下：

① 多谐振荡器的周期和占空比：T=(R 1+R 2) C ln2；q=

2

12

12R R R R ++.

②单稳态电路的脉冲宽度为T W=1.1RC.

在图（a）中，若VI端加入一个负沿输入的管脉冲，则在Q端输出延时的正脉冲信号，脉冲宽度由设计者选择的RC参数决定。在图（b）中，调节R W，可产生脉宽可变的方波输出。

三、实验内容

1、应用555定时器设计并实现多谐振荡器电路。

1）对照自己设计的电路图接线，检查接线无误后，接通电源。

2）用示波器观察输出端波形，测量其脉冲宽度变化及周期，记录结果。

3）调节R W，重复步骤2），观察波形变化。

2、应用555定时器实现单稳态触发器电路

1）参照自行设计的电路图接线，检查接线无误后，接通电源。

2）接入连续脉冲V1，用示波器观察输出端波形，并测量脉冲波的脉冲宽度，记录实验结果。

3）调节R W，观察输出波形的变化。

3、（附加选作）应用已经实现了的单稳态触发器电路，两组同学合作实现如下图所示的设计要求。

四、预习要求

1、复习555定时器的结构和工作原理。

2、计算出实验电路中555定时器应用时的理论值t w。

3、拟出记录测量结果的表格。

五、实验器材

1、模拟与数字实验箱1台

2、双踪示波器1台

3、函数发生器1台

4、直流稳压电源1台

5、555集成电路1片

6、电阻、电容元件若干，导线若干

实验四时序逻辑电路设计

一、实验目的

1、熟悉综合应用中、小规模数字集成电路的工程技术；

2、掌握同步时序逻辑电路的设计方法。

二、设计步骤

在可以抽象归纳成为逻辑函数的问题中，有相当多的实例属于时序逻辑问题。就是说问题的结果不仅取决于当时的输入（或原因）状态，而且与此前系统的状态相关。应用时序逻辑电路设计方法实现解决该问题的电路系统，即可实现时序逻辑控制。使用中、小规模（MSI & SSI）数字集成电路进行同步时序逻辑电路设计的步骤是：

1、分析实际问题进行逻辑抽象：定义输入或输出变量并进行逻辑赋值，即确定True (1)或False (0)表示的含义。根据实际问题确定系统（电路）的状态个数、含义及其转换顺序和转换条件。为清晰表述，画出状态转换图。

2、状态化简：若两个状态在相同的输入下有相同的次态和相同的输出，则这两个状态是等价状态。将等价状态合并为一个状态，即为本步骤的工作。

3、状态分配：按照n位二值编码总数2n应不少于系统定义的有效状态数的原则选择合理的状态编码字长和码字。例如第一个状态编码选“001”，第二个状态选“010”……

4、按照状态分配的码长，选定触发器的个数；根据状态编码和状态转换图写出状态方程和输出方程。（简单情况下可以用卡诺图法。）设计者选定的触发器的种类后，根据状态转换图和该种类触发器的特性方程推知电路的驱动方程，最后画出该时序逻辑电路的原理图。

有经验的工程师常常在选定触发器的种类、状态编码和列写状态方程等

设计工作上统筹兼顾，以简化和优化设计。因此3，4两步骤应统筹考虑。有可能的情况下可以选择不同的方案实施比较。

5、核查电路是否具有自启动功能，如果没有，一般应设法弥补。

6、查阅集成电路手册确定电路中所使用的芯片型号和具体的引脚连接关系。

7、正确地焊接（连接）电路，在确认无误后上电试验，测试电路的状态及其转换关系是否实现正确的设计时序。

三、设计要求

请设计时序逻辑电路实现自动售货机的功能，具体要求如下：

某商品销售价格为1元五角，自动售货机只有五角和1元的投币口。顾客投币达到1元五角后，售货机给出该商品；顾客投币达到2元时，售货机在给出该商品的同时找回五角硬币一枚。

必要的提示：

由于实验不易解决投币传感器，可用简易的消抖动开关或不可重触发的单稳态电路来模拟。具体电路附后。可以看出（a）、（b）两个方案的共同点是获取单次脉冲。在实验中，模拟投币事件的最简单方法是开关闭合一下（实际上可以用导线短接碰一下）。而这个事件显然应该保证产生唯一的脉冲。如果不采取措施，开关的抖动将使这个输出变成一串脉冲。这一点，读者不难理解。

四、实验器材

1、数字电路实验箱，一个

2、直流稳压电源，一台

3、数字集成电路芯片

五、预习内容

1、掌握各类触发器的逻辑功能，熟悉有关数字集成电路的种类、型号、封装结构和引脚分配。

2、完成设计的1～6步。提出实验所需的芯片型号及数量。画出原理图。

六、实验报告

在实验成功结束后，学生撰写实验报告的主要内容是：

1、每步骤的设计结果（如真值表、逻辑图等）及其必要的说明。

2、实验中发生的问题及解决方案，处理结果。

3、你所设计的电路存在的问题是什么，是否必须解决，如何解决。

附图：

实验五数控电位器的设计

一、简述

数控电位器是一种用数／模转换芯片构成的、具有很高精度的、数字控制的电压调节器。使用n位D/A转换器的该电路，其受控电压输出的分辨率等级可达2n级，并且外围电路非常简单。因此常被用于电子调谐装置。

二、实验任务和要求

D／A芯片的功能是将输入的数字量转换成与其成比例的模拟量，输出模拟量的大小随输入数据（D0～D7）的不同而线性变化，这恰好构成了一个电位器的功能。请根据基本工作原理设计数控电位器，具体要求如下：

1、输出电压等级达256

2、输出电压可增、可减，且v o=0～-6V

三、可选用器材

1、数字实验箱

2、直流稳压电源

3、集成电路 DAC0832 74LS193 74LS00 μA741

4、电阻、电容若干 四、设计提示

对于8位数据输入的D ／A 芯片，其输出模拟量有28＝256个不同等级，输出与输入的数字关系可用下式表示：

)(2

2222222

8

07

16

25

34

43

52

6170D D D D D D D D R R

V V

REF

REF OUT

+++++++

-=

式中，D 0～D 7是输入的二进制数据“1”或“0”，V REF 是参考电压；R 0为D/A 电路内部的和外部附加的反馈电阻之和（R fb +R f ）,本例中R f =0。R REF =R 0，应用上这两个电阻都是常量。

可见，输出电压V 0将随D 7～D 0的取值不同成比例变化。如果我们用模拟输入信号V 1取代电压V REF ，则建立起V 1与V 0的比例关系，则该比例受控于D 7～D 0的取值。这恰好构成一个数控电位器，且控制电压等级达256。 本次实验可采用8位CMOS 型D ／A 转换器DAC0832。该芯片的内部结构框图如图5-1示。电源稳定时间为1μS ，功耗20mW ，单电源为＋5～＋15V 。

注意：DAC0832的模拟输出量为电流信号，必须再接一级由运放构成的电流电压转换器，将其转变为电压量输出。可借鉴的设计方案,请读者参考电路图5－2。

图5-1 DAC0832结构框图

图5-2 数控电位计参考原理图

在参考电路中，按下AN1，计数器工作在加法计数状态，输出电压增加。按下AN2计数器工作在减法计数状态，输出电压减小。AN1、AN2均不按，输出电压不变。

五、预习要求

1、复习D／A转换器的工作特性。

2、复习各集成芯片工作特性及外接引线。

3、分析参考电路中个电源电路的功能、工作原理。

4、根据设计要求，自行设计并画出逻辑电路，标明管脚号。

六、报告要求

1、画出说设计的逻辑电路图，并加以原理说明。

2、写明D／A转换器工作原理。

实验四、 计数器的设计 电子版实验报告

实验四：计数器的设计 实验室：信息楼247 实验台号： 4 日期： 专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。 二、实验内容 （一）用D触发器设计4位异步二进制加法计数器 由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器 就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制 数。（用两个74LS74设计实现） （二）利用74LS161设计实现任意进制的计数器 设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。 先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。 提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输 入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。

三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器

四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。

设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。 五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。

福州大学集成电路应用实验一

《集成电路应用》课程实验实验一 4053门电路综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级： 2015级 姓名：张桢 学号： 指导老师：许志猛

实验一 4053门电路综合实验 一、实验目的： 1.掌握当前广泛使用的74/HC/HCT系列CMOS集成电路、包括门电路、反相 器、施密特触发器与非门等电路在振荡、整形、逻辑等方向的应用。 2.掌握4053的逻辑功能，并学会如何用4053设计门电路。 3.掌握多谐振荡器的设计原理，设计和实现一个多谐振荡器，学会选取和 计算元件参数。 二、元件和仪器： 1.CD4053三2通道数字控制模拟开关 2.万用表 3.示波器 4.电阻、电容 三、实验原理： 1.CD4053三2通道数字控制模拟开关 CD4053是三2通道数字控制模拟开关，有三个独立的数字控制输入端A、B、C和INH输入，具有低导通阻抗和低的截止漏电流。幅值为4.5～20V的数字信号可控制峰-峰值至20V的数字信号。CD4053的管脚图和功能表如下所示 4053引脚图

4053的8种逻辑功能 CD4053真值表 根据CD4053的逻辑功能，可以由CD4053由4053电路构成如下图所示8种逻辑门（反相器与非门或非门、反相器、三态门、RS 触发器、——RS 触发器、异或门等）。 输入状态 接通通道

]) 2)(()(ln[ T DD T DD T DD T V V V V V V V RC T -+--=2.多谐振荡器的设计 非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT 时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。 可以利用反相器设计出如下图所示的多谐振荡器 这样的多谐振荡器输出的信号周期计算公式为： 当R S ≈2R 时，若：VT=0.5VDD ，对于HC 和HCU 型器件，有 T ≈2.2RC 对于HCT 型器件，有 T ≈2.4RC 四、实验内容： 1. 验证CD4053的逻辑功能，用4053设计门电路，并验证其逻辑功能： （1）根据实验原理设计如下的反相器电路图： CD4053构成反相器电路

实验六计数器及其应用

实验六计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器 二、实验原理 1、用D触发器构成异步二进制加／减计数器 图1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。 图1 四位二进制异步加法计数器 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图2所示。 图2 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U —加计数端 CP D —减计数端

CO—非同步进位输出端BO—非同步借位输出端 D 0、D 1 、D 2 、D 3 —计数器输入端 Q 0、Q 1 、Q 2 、Q 3 —数据输出端 CR—清除端 CC40192（同74LS192，二者可互换使用）的功能如表9－1，说明如下： 表9－1 3、计数器的级联使用 图3是由CC40192利用进位输出CO控制高一位的CP U 端构成的加数级联图。 图3 CC40192级联电路 4、实现任意进制计数 (1) 用复位法获得任意进制计数器 假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图4所示为一个由CC40192 十进制计数器接成的6进制计数器。 (2) 利用预置功能获M进制计数器 图4 六进制计数器

三、实验设备与器件 1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器 7、译码显示器 8、 CC4013×2（74LS74）、CC40192×3（74LS192）、CC4011（74LS00） CC4012（74LS20） 四、实验内容 1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 (1) 按图9－1接线，R D 接至逻辑开关输出插口，将低位CP 端接单次脉冲源， 输出端Q 3、Q 2 、Q 3 、Q 接逻辑电平显示输入插口，各S D接高电平“1”。 (2) 清零后，逐个送入单次脉冲，观察并列表记录 Q 3～Q 状态。 (3) 将单次脉冲改为1HZ的连续脉冲，观察Q 3～Q 的状态。 (4) 将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q 3、Q 2 、Q 1 、Q 端波 形，描绘之。 5) 将图9－1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计 数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q 3～Q 的状态。 2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能 (1) 清除：CR=1 (2) 置数：CR＝0，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出。 (3) 加计数：CR＝0，LD＝CP D ＝1，CP U 接单次脉冲源。 (4) 减计数：CR＝0，LD＝CP U ＝1，CP D 接单次脉冲源。 3、图9－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。 4、按图4电路进行实验，记录之。

四位二进制同步加法计数器(缺0011 0100 0101 0110)

成绩评定表

课程设计任务书

摘要 本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。 首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。 然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。说明四位二进制加法计数器顺利完成。 关键词：计数器；VHDL语言；仿真；触发器。

目录 一、课程设计目的 (1) 二、设计框图 (1) 三、实现过程 (2) 1、QUARTUS II实现过程 (2) 1.1建立工程 (2) 1.2编译程序 (7) 1.3波形仿真 (10) 1.4 仿真结果分析 (14) 1.5引脚锁定与下载 (14) 2、MULTISIM实现过程 (16) 2.1求驱动方程 (16) 2.2画逻辑电路图 (19) 2.3逻辑分析仪的仿真 (20) 2.4结果分析 (21) 2.5自启动判断 (22) 四、总结 (23) 五、参考书目 (24)

一、课程设计目的 1 了解同步加法计数器工作原理和逻辑功能。 2 掌握计数器电路的分析、设计方法及应用。 3 学会正确使用JK 触发器。 二、设计框图 状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。 在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 1010 101111001101111011110 /1 /1000 101101110010000100000/0/0/0/0/0/0/0/0/0/????←????←????←????←????←↓↑???→????→????→????→????→? B:状态转换图

福州大学集成电路应用实验一

福州大学集成电路应用实验一

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《集成电路应用》课程实验实验一 4053门电路综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级： 2015级 姓名：张桢 学号： 指导老师：许志猛

实验一 4053门电路综合实验 一、实验目的： 1.掌握当前广泛使用的74/HC/HCT系列CMOS集成电路、包括门电路、反相 器、施密特触发器与非门等电路在振荡、整形、逻辑等方向的应用。 2.掌握4053的逻辑功能，并学会如何用4053设计门电路。 3.掌握多谐振荡器的设计原理，设计和实现一个多谐振荡器，学会选取和 计算元件参数。 二、元件和仪器： 1.CD4053三2通道数字控制模拟开关 2.万用表 3.示波器 4.电阻、电容 三、实验原理： 1.CD4053三2通道数字控制模拟开关 CD4053是三2通道数字控制模拟开关，有三个独立的数字控制输入端A、B、C和INH输入，具有低导通阻抗和低的截止漏电流。幅值为4.5～20V的数字信号可控制峰-峰值至20V的数字信号。CD4053的管脚图和功能表如下所示 4053引脚

4053的8种逻辑功能 CD4053真值表 根据CD4053的逻辑功能，可以由CD4053由4053电路构成如下图所示8种逻辑门（反相器与非门或非门、反相器、三态门、RS 触发器、——RS 触发器、异或门等）。 输入状态 接通通道

]) 2)(()(ln[ T DD T DD T DD T V V V V V V V RC T -+--=2.多谐振荡器的设计 非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT 时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。 可以利用反相器设计出如下图所示的多谐振荡器 这样的多谐振荡器输出的信号周期计算公式为： 当R S ≈2R 时，若：VT=0.5VDD ，对于HC 和HCU 型器件，有 T ≈2.2RC 对于HCT 型器件，有 T ≈2.4RC 四、实验内容： 1. 验证CD4053的逻辑功能，用4053设计门电路，并验证其逻辑功能： （1）根据实验原理设计如下的反相器电路图： CD4053构成反相器电路

计数器的设计实验报告

计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉 计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点： 在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。 （2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。 异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。 二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。 异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。 下图为三位二进制加法计数器的电路图。 图1 三位二进制计数器 图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。 该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能 解：

四位二进制加法计数器课程设计

成绩评定表 学生姓名郝晓鹏班级学号1103060129 专业通信工程课程设计题目四位二进制加法 计数器 评语 组长签字： 成绩 日期20 年月日

课程设计任务书 学院信息科学与工程学院专业通信工程 学生姓名郝晓鹏班级学号1103060129 课程设计题目四位二进制加法计数（缺0010 0011 1101 1110） 实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim仿真环境。 4、设计实现四位二进制加计数（缺0010 0011 1101 1110） 工作计划与进度安排: 第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计 方法的优缺点 第二周：1.在QuartusII环境中仿真实现四位二进制加计数（缺0100 0101 1001 1010 ）。 2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。 指导教师： 201 年月日专业负责人： 201 年月日 学院教学副院长： 201 年月日

摘要 本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。 关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境

福州大学集成电路应用实验二-参考模板

《集成电路应用》课程实验实验二锁相环综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级： 2015级 姓名：张桢 学号： 指导老师：许志猛

实验二锁相环综合实验 一、实验目的： 1.掌握锁相环的基本原理。 2.掌握锁相环外部元件的选择方法。 3.应用CD4046锁相环进行基本应用设计。 二、元件和仪器： 1.CD4046 2.函数信号发生器 3.示波器 4.电阻、电容若干 5.面包板 三、实验原理： 1.锁相环的基本原理。 锁相环最基本的结构如图所示。它由三个基本的部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。 锁相环工作原理图 鉴相器是个相位比较装置。它把输入信号Si(t)和压控振荡器的输出信号So(t)的相位进行比较，产生对应于两个信号相位差的误差电压Se(t)。 环路滤波器的作用是滤除误差电压Se(t)中的高频成分和噪声，以保证环路所要求的性能，增加系统的稳定性。

压控振荡器受控制电压Sd(t)的控制，使压控振荡器的频率向输入信号的频率靠拢，直至消除频差而锁定。 锁相环是个相位误差控制系统。它比较输入信号和压控振荡器输出信号之间的相位差，从而产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。在环路开始工作时，如果输入信号频率与压控振荡器频率不同，则由于两信号之间存在固有的频率差，它们之间的相位差势必一直在变化，结果鉴相器输出的误差电压就在一定范围内变化。在这种误差电压的控制下，压控振荡器的频率也在变化。若压控振荡器的频率能够变化到与输入信号频率相等，在满足稳定性条件下就在这个频率上稳定下来。达到稳定后，输入信号和压控振荡器输出信号之间的频差为零，相差不再随时间变化，误差电压为一固定值，这时环路就进入“锁定”状态。这就是锁相环工作的大致过程。 2.CD4046芯片的工作原理。 CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V －18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。 CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成,如下所示。 4046组成框图

集成电路实验 王向展

电子科技大学 实验报告 二、实验项目名称：CMOS模拟集成电路设计与仿真 三、实验地点：211大楼606房间 四、实验学时：4 五、实验目的： （1）综合运用课程所学知识自主完成相应的模拟集成电路版图设计，掌握基本的IC版图布局布线技巧。 （2）学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计与验证 六、实验原理： IC设计一般规则： ①根据用途要求，确定系统总体方案 ②根据电路的指标和工作条件，确定电路结构与类型，然后通过模拟计算， 决定电路中各器件的参数（包括电参数、几何参数等），EDA软件进行模拟仿真。 ③根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足 这些参数的工艺参数、工艺流程和工艺条件。 ④按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一 定的规则布置在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用。 ⑤生成PG带制作掩模版 ⑥工艺流片 ⑦测试，划片封装

实验模拟基于Cadence 平台的电路设计与仿真 七、实验内容： 1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。 2、设计一个运算放大器电路，要求其增益大于60dB, 相位裕度大于45o， 功耗小于10mW。 3、根据设计指标要求，选取、确定适合的电路结构，并进行计算分析。 4、电路的仿真与分析，重点进行直流工作点、交流AC分析、瞬态Trans 分析、建立时间小信号特性和压摆率大信号分析，能熟练掌握各种分析的参数设置方法。 5、电路性能的优化与器件参数调试，要求达到预定的技术指标。 6、整理仿真数据与曲线图表，撰写并提交实验报告。 八、实验仪器与器材 （1）工作站或微机终端一台 （2）EDA仿真软件 1套 九、实验结果： 1、根据实验指导书熟悉UNIX操作系统常用命令的使用，掌握Cadence EDA仿真环境的调用。 2、根据设计指标要求，设计出如下图所示的电路结构。并进行计算分析，确定其中各器件的参数。 4、电路的仿真与分析，重点进行直流工作点、交流AC分析、瞬态Trans分析，能熟练掌握各种分 ①增益与频率之间的关系、相位裕度与频率之间关系图如下所示： ②输入、输出关系曲线 十、实验结果计算与分析： 从幅频特性曲线图像中可以读出，电路的增益A V=59dB略小于设计所要求的60dB；找出增益接近于0时候的截止频率为102.4MHz，对应到下方相频特性曲线图像中为-130o，则相位裕度为180o-130o=50o，

实验四 计数器及其应用

实验四计数器及其应用 一、实验目的 l、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成l位分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 l、用D触发器构成异步二进制加／减计数器 图4-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D 触发器接成T’触发器，再由低位触发器的Q端和高—位的CP端相连接。 图4-1 四位二进制异步加法计数器 若将图4-l稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，具引脚排列及逻辑符号如图4-2所示。

图4-2 CC40192引脚排列及逻辑符号 图中LD一置数端CP L一加计数端CP D一减计数端 CO一非同步进位输出端BO一非同步借位输出端 D0、D1、D2、D3一计数器输入端 Q0、Q1、Q2、Q3一数据输出端CR一清除端 CC40192(同74LS192，二者可互换使用)的功能如表4-1，说明如下：表4-1 当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。 当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CP D接高 电平，计数脉冲由CP U输入;在计数脉冲上升沿进行842l码十进制加法计数。执行减计数时，加计数端CPu接高电平，计数脉冲由减计数端CP D输入，表4-2为8421码十进制加、减计数器的状态转换表。 表4-2 3、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位(或借位)输出端，故可选用其进位(或借位)输出信号驱动下一级计数器。 图4-3是由CC40192利用进位输出CO控制高一位的CP U端构成的加数级联图。

(集成电路应用设计实验报告)数据选择器及其应用

电子科技大学成都学院 课程结题报告 课程名称：集成电路应用设计实验报告姓名：乱弹的枇杷 学号：1240830XXX 院系：电子工程系 专业：电气工程及其自动化教师：XXX 2014年6月

数据选择器及其应用 一、实验器材（设备、元器件）: 1，数字、模拟实验装置（1台）； 2，数字电路实验板（1块）； 3，74LS00和74LS153芯片（各1片）。 二、实验内容及目的： 1，熟悉中规模集成电路数据选择器的逻辑功能； 2，了解数据选择器的应用； 3，熟悉了解用中规模集成电路设计逻辑电路的技巧。 三、实验步骤： 1、测试74LS153集成电路的逻辑功能 74LS153又名双四选一数据选择器，即其在一块集成芯片上有两个四选一数据选择器。其外引脚图与功能表如下图所示： 输入 输出 1A 0A S Y X X 1 0 0 0 0 0D 0 1 0 1D 1 0 0 2D 1 1 3D

将74LS153按下图所示电路图连接，将地址端1A 、0A ，使能端S 接逻辑电平开关，确定数据输入端0D ——3D 的状态，输出端Q 接逻辑电平显示；再改变地址端1A 、0A 的状态组合，观察Q 的输出变化，记录测试结果。 2，用74LS153设计一位全加器 ①根据全加器真值表，可写出和i S ，高位进位i C 的逻辑函数； ②1A 、2A 作为两输入变量，即加数和被加数A ，B ，0D ——3D 为第三个输入变量，即低位进位i C ；1Y 为全加器的和i S ，2Y 为全加器的高位进位i C ，则可令数据选 择器的输入为：1A =i A ，0A =i B ，01D =31D =i C ，11D =21D =1-i C ，02D =0，32D =1，12D =22D =1-i C ，1Y=i S ，2Y=i C ； ③以此连接再验证。 3，将74LS153扩展成一个八选一数据选择器 将74LS153的1A 、0A 作为地址端，将S 1和2S 作为连接作为选通端，将1Y 和2Y （1Y+2Y=Y ）利用74LS00（或门）作为输出端，这样就构成了一个八选一数据选择器，其输出端的状态与数据输入端31D 、21D 、11D 、01D 、32D 、22D 、12D 、02D 有关。

西工大数电实验报告——计数器及其应用

计数器及其应用 班级：03051001班 学号： 姓名： 同组成员： 一、 实验目的 1. 熟悉常用中规模计数器的逻辑功能。 2. 掌握二进制计数器和十进制计数器的工作原理和使用方法。 3. 运用集成计数器构成1/N 分频器。 二、 实验设备 数字电路试验箱、函数信号发生器、数字双踪示波器、74LS90 三、 实验原理 计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。 目前，TTL 和CMOS 电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。实验中用到异步清零二-五-十进制异步计数器74LS90。 74LS90是一块二-五-十进制异步计数器，外形为双列直插，引脚排列如图（1）所示，逻辑符号如图（2）所示，图中的NC 表示此脚为空脚，不接线，它由四个主从JK 触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。在74LS90计数器电路中，设有专用置“0”端 ) 1(0R 、 ) 2(0R 和置“9”端 ) 1(9S 、 ) 2(9S 。其中 ) 1(0R 、 ) 2(0R 为两个异步清零端， ) 1(9S 、 ) 2(9S 为两个异步置9端，CP1、CP2为两个 时钟输入端，Q0~Q3为计数输出端，74LS90的功能表见表（1），由此可知：当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；时钟从CP2引入，Q3输出为五进制；时钟从CP1引入，而Q0接CP2 ，即二进制的输出

四位二进制加法计数器

学院信息学院专业通信工程姓名陈洁学号02 设计题目数字系统课程设计 内容四位二进制加法计数器 技术参数和要求0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111→0000 缺0100→0101 设计任务 1.按要求设计VHDL程序， 2.在Xinlinx Ise环境中运行程序并输出仿真波形。 工作进度和安排第18周： 1.学习Xinlinx Ise软件知识，熟悉软件相关操作； 2.学习multsim软件知识，熟悉其在画逻辑电路时的应用； 3.查阅相关资料，学习时序逻辑电路设计知识。 第20周： 1.按要求编写程序代码，； 2.运行并输出仿真波形； 3.程序下载到电路板测试； 4.利用multsim软件，设计时序电路； 5.运行并验证结果； 6.撰写报告。 指导教师（签字）： 年月日学院院长（签字）： 年月日

目录 一．数字系统简介 (3) 二．设计目的和要求 (3) 三．设计内容 (3) 四．VHDL程序设计 (3) 五．波形仿真 (11) 六. 逻辑电路设计 (12) 六．设计体会 (13) 七．参考文献 (13)

一．数字系统简介 在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统的设计分解为逻辑设计（前端），电路实现（后端）和验证桑相互独立而又相关的部分。由于逻辑设计的相对独立性就可以把专家们设计的各种数字逻辑电路和组件建成宏单元或软件核，即ip库共设计者引用，设计者可以利用它们的模型设计电路并验证其他电路。VHDL这种工业标准的产生顺应了历史潮流。 二．设计目的和要求 1、通过《数字系统课程设计》的课程实验使电子类专业的学生能深入了解集成中规 模芯片的使用方法。 2、培养学生的实际动手能力，并使之初步具有分析，解决工程实际问题的能力。三．设计内容 四位二进制加计数，时序图如下： 0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111 →0000 缺0100→0101 。由JK触发器组成4位异步二进制加法计数器。 四．VHDL程序设计 四位二进制加计数，缺0100，0101（sw向上是0(on)；灯亮为0） LIBRARY IEEE; USE entity count10 is PORT (cp,r:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10; ARCHITECTURE Behavioral OF count10 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r='0' then count<="0000"; elsiF cp'EVENT AND cp='1' THEN if count="0011" THEN count <="0110"; ELSE count <= count +1; END IF; end if; END PROCESS; q<= count; end Behavioral;

福州大学集成电路应用实验一

《集成电路应用》课程实验实验一4053门电路综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级：2015级 姓名：张桢 学号： 指导老师：许志猛

实验一4053门电路综合实验 一、实验目的： 1.掌握当前广泛使用的74/HC/HCT系列CMOS集成电路、包括门电路、 反相器、施密特触发器与非门等电路在振荡、整形、逻辑等方向的应用。 2.掌握4053的逻辑功能，并学会如何用4053设计门电路。 3.掌握多谐振荡器的设计原理，设计和实现一个多谐振荡器，学会选取和 计算元件参数。 二、元件和仪器： 1.CD4053三2通道数字控制模拟开关 2.万用表 3.示波器 4.电阻、电容 三、实验原理： 1.CD4053三2通道数字控制模拟开关 CD4053是三2通道数字控制模拟开关，有三个独立的数字控制输入端A、B、C和INH输入，具有低导通阻抗和低的截止漏电流。幅值为4.5～20V的数字信号可控制峰-峰值至20V的数字信号。CD4053的管脚图和功能表如下所示

CD4053真值表 根据CD4053的逻辑功能，可以由CD4053由4053电路构成如下图所示 8种逻辑门（反相器与非门或非门、反相器、三态门、RS 触发器、——RS 触发器、异或门等）。 输入状态 接通通道

]) 2)(()(ln[T DD T DD T DD T V V V V V V V RC T -+--=2.多谐振荡器的设计 非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的 基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT 时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。 可以利用反相器设计出如下图所示的多谐振荡器 这样的多谐振荡器输出的信号周期计算公式为： 当R S ≈2R 时，若：VT=0.5VDD ，对于HC 和HCU 型器件，有 T ≈2.2RC 对于HCT 型器件，有 T ≈2.4RC 四、实验内容： 1. 验证CD4053的逻辑功能，用4053设计门电路，并验证其逻辑功能： （1）根据实验原理设计如下的反相器电路图：

电子科技大学集成电路原理实验集成电路版图识别与提取王向展

实验报告 课程名称：集成电路原理 实验名称：集成电路版图识别与提取小组成员： 实验地点：科技实验大楼606 实验时间：2017年5月22日 2017年5月22日 微电子与固体电子学院

一、实验名称：集成电路版图识别与提取 二、实验学时：4 三、实验原理 本实验重点放在版图识别、电路拓扑提取、电路功能分析三大模块，实验流程如下： 四、实验目的 本实验是基于微电子技术应用背景和《集成电路原理与设计》课程设置及其特点而设置，为IC设计性实验。其目的在于： ?了解对塑封、陶瓷封装等不同封装形式的芯片解剖的方法及注意事项。 ?学习并掌握集成电路版图的图形识别、电路拓扑结构提取。 ?能对提取得到的电路进行功能分析、确定，并可运用PSPICE等ICCAD工具展开模拟仿真。 五、实验内容 1、仔细观察芯片图形总体的布局布线，找出电源线、地线、输入端、输出端及其对应的压焊点。 2、判定此IC采用P阱还是N阱工艺；进行版图中元器件的辨认，要求分出MOS管、多晶硅电阻和MOS电容。 3、根据以上的判别依据，提取芯片上图形所表示的电路连接拓扑结构；复查，加以修正；完成电路的提取，并分析电路功能，应用Visio或Cadence等软件对电路进行复原。 六、实验仪器设备 （1）工作站或微机终端 1台

（2）芯片显微图片 1张 （3）版图编辑软件 1套 七、实验步骤 实验所要提取的电路显微图片如图1所示。 图1 1、观察芯片布局明确V DD、GND、V in1、V in 2、V out、Test的压焊点。 2、根据V DD连接的有源区可以判断为PMOS管，根据比较环数推测出此IC采用了P阱工艺。 3、确定P阱工艺后，从输入端开始逐一对元器件及其连线进行辨认。从输入端出来，直接看到在输入压焊点到输入管之间有一段多晶硅，但又无连线的“交叉”出现，排除了“过桥”的可能，初步判断为电阻，再根据其后的二极管可以判定为是与二极管组成保护电路最终与输入管相接，可断定是输入端起限流作用的电阻。其中绿色圈标识有大片的多晶硅覆盖扩散区的区域判断为MOS电容。 4、因已确定为P阱工艺，则阱和保护环内的器件为NMOS管，由图1可见，两输入管共源，

福州大学集成电路应用实验二

福州大学集成电路应用实验二

《集成电路应用》课程实验 实验二锁相环综合实验 学院：物理与信息工程学院 专业：电子信息工程_________ 年级：2015 级______________ 姓名：_______ 张桢___________ 学号：_______________________ 指导老师：许志猛____________

实验二锁相环综合实验 一、实验目的： 1.掌握锁相环的基本原理。 2.掌握锁相环外部元件的选择方法。 3.应用CD4046锁相环进行基本应用设计。 二、元件和仪器： 1.CD4046 2.函数信号发生器 3.示波器 4.电阻、电容若干 5.面包板 三、实验原理： 1.锁相环的基本原理。 锁相环最基本的结构如图所示。它由三个基本的部件组成：鉴相器(PD、环路滤波器(LPF)和压控振荡器(VCO o 锁相环工作原理图 鉴相器是个相位比较装置。它把输入信号Si(t)和压控振荡器的输出信号So(t)的相位进行比较，产生对应于两个信号相位差的误差电压

Se(t) o

环路滤波器的作用是滤除误差电压Se(t)中的高频成分和噪声，以保证环路所要求的性能，增加系统的稳定性。 压控振荡器受控制电压Sd(t)的控制，使压控振荡器的频率向输入信号的频率靠拢，直至消除频差而锁定。 锁相环是个相位误差控制系统。它比较输入信号和压控振荡器输出信号之间 的相位差，从而产生误差控制电压来调整压控振荡器的频率，以达到与输入信号 同频。在环路开始工作时，如果输入信号频率与压控振荡器频率不同，则由于两信号之间存在固有的频率差，它们之间的相位差势必一直在变化，结果鉴相器输出的误差电压就在一定范围内变化。在这种误差电压的控制下，压控振荡器的频率也在变化。若压控振荡器的频率能够变化到与输入信号频率相等，在满足稳定 性条件下就在这个频率上稳定下来。达到稳定后，输入信号和压控振荡器输出信号之间的频差为零，相差不再随时间变化，误差电压为一固定值，这时环路就进入“锁定”状态。这就是锁相环工作的大致过程。 2.CD4046芯片的工作原理。 CD4046是通用的CMO锁相环集成电路，其特点是电源电压范围宽(为3V— 18V),输入阻抗高(约100M Q)，动态功耗小，在中心频率f0为10kHz下功耗仅为600卩W属微功耗器件。 CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步 的自动控制闭环系统叫做锁相环，简称PLL,它广泛应用于广播通信、频率合成、 自动控制及时钟同步等技术领域。锁相环主要由相位比较器( PC、压控振荡器 (VCO、低通滤波器三部分组成，如下所示。 4046组成框图 Yn

实验七计数器及其应用

实验七计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 ２、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/Ｎ分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能. 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前,无论是ＴTL还是ＣMOS集成电路，都有品种较齐全的中规模集成计数器.使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列,就能正确地运用这些器件。 １、中规模十进制计数器 CC40192是同步十进制可逆计数器,具有双时钟输入,并具有清除和置数等功能,其引脚排列及逻辑符号如图7—1所示。 图7-1 CC4０192引脚排列及逻辑符号 图中LD-置数端ＣP U—加计数端 CＰD—减计数端 CO—非同步进位输出端BO—非同步借位输出端 Ｄ０、Ｄ１、D2、D3-计数器输入端 Q0、Q1、Ｑ2、Q３—数据输出端 CR-清除端 ＣC40192（同74LS1９2，二者可互换使用）的功能如表7—1，说明如下：

表7－1 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。 当ＣR 为低电平，置数端LD 也为低电平时,数据直接从置数端D 0、D １、D 2、D 3 置入计数器.当ＣR 为低电平，LD 为高电平时,执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入;在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时,加计数端ＣP U 接高电平，计数脉冲由减计数端ＣＰD 输入,表9-2为8４２1码十进制加、减计数器的状态转换表。 表7-2 加法计数 减计数 2、用D 触发器构成异步二进制加／减计数器 图7-２是用四只D 触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D 触发器接成T ’触发器,再由低位触发器的Q 端和高一位的CP 端相连接.