一种新的8B_10B编码器的设计方法

2009年第33卷第S2期（总第332期）

电视技术

18B/10B 编码理论概述

8B/10B （8bit/10bit ）编码[1-4]是将1组连续的8bit

（位）数据分成3bit 和5bit 两组数据，编码后分别成为

4bit 和6bit 的代码，组成一组10bit 的数据发送出去。数据值可统一表示为D X ·Y ，其中D 表示为数据代码，共有

256个（此外还有12个特殊字符，由于编码规则较简单，

不再赘述），X 为输入原始数据的低5位（后5bit ），Y 为输入原始数据的高3位（前3bit ）。8bit 与10bit 数据的映射关系见图1。

直流平衡代码的不平衡度就是通过“0”的个数减去“1”的个数来计算得到的。在编码过程中，一般用极性偏差（running disparity ，RD ）参数来表示不平衡度。当“1”的个数比“0”的个数多2个时，极性偏差为RD-；当“0”的个数比“1”的个数多2个时，极性偏差为RD+。在编码过程中设计了RD+和RD-两个不同的码表，为了保证DC 平衡，编码时通过对当前RD 值的判别和计算从相应的码表中选择码值输出。

表1是3B/4B （3bit/4bit ）编码映射表。表1中fghj 表示编码后的4B 码组在10B 码组中的位置。通过分析，可以看到当3B 码输入000，011，100时，对应的输出码组都是双值编码，而且编码的数据相互取反，而001，010，

101，110的编码则只有1种编码。当输入为111的编码，

总共有4种不同的编码输出，每2组相互取反。但是由于

8B/10B 编码规则中要求输出数据必须连续“1”个数或连续“0”个数小于5。因此，只有在5B 码组为01011，01101，

01110的RD+列时和5B 码组为10001，10010，10100的RD-列时，1000和0111这对码组才会分别被采用，而其他码组根据编码规则采用0001和1110这组编码。

表2是5B/6B 编码映射表。同理，5B 码共32种，单值编码输出有18种，其他14种为互为相反的双值编码。分析整个8B/10B 编码的内在相关性可以得到：

1）当3B 码有唯一4B 编码时，若5B 码是具有单值编码的码字，那么可以从编码表的RD-列和RD+列取唯一的一组编码数据输出，极性偏差保持不变。

2）当3B 码有唯一4B 编码时，若5B 码具有双值编码的码字，则根据极性偏差选取相应的6B 编码数据送出，极性偏差取反。

3）当3B 码有双值编码，若5B 码是具有单值编码的码字，则3B 编码根据极性偏差选取相应的4B 编码数据送出，极性偏差取反。

4）当3B 码有双值编码且不等于111时，若5B 码为14种具有双值编码的码字，则首先根据当前极性偏差选取6B 编码数据，然后根据相反的极性偏差选择4B 编码数据。极性偏差保持不变。

5）当3B 码为111时，若5B 码为17，18，20，且极性偏差为RD-和11，13，14，且极性偏差为RD+时，3B 码选择0111和1000编码输出。其他情况3B 码选择1110和

文章编号：1002－8692（2009）S2-0102-03

一种新的8B/10B 编码器的设计方法

洪

波，金

宁，殷海兵

（中国计量学院信息工程学院，浙江杭州310018）

【摘

要】研究了8B/10B （8bit/10bit ）编码规则及其内在相关性，提出了一种简单实用的8B/10B 编码器的实现方法，具有运算量

小、速度快、可靠性高等优点。该方法通过硬件描述语言Verilog HDL 实现编码算法的描述，并通过高性能的FPGA 器件进行仿真和综合，实现了具体的硬件电路，并验证了设计方法的有效性和可行性。【关键词】8B/10B 码；编码；极性偏差；Verilog 语言【中图分类号】TN919.3；TN762

【文献标识码】A

A New Implementing Design of 8B/10

B Encoding

HONG Bo,JING Ning,YIN Hai-bing

（College of Information Engineering,China Jiliang University,Hangzhou 310018,China ）

【Abstract 】The encoding rule of 8B/10B and inherent relationship among 8B/10B codes are studied in this paper.A simple and

practical implementing method of 8B/10B encoding is introduced ，which has advantages of low computation complexity ，high speed and high reliability.

The algorithm of encoding is described with Verilog HDL ，

and was simulated and synthesized with high

performance FPGA.So the hardware circuit is realized to validate the feasibility of this method.

【Key words 】8B/10B code;encoding;running disparity;Verilog language

·实用设计·

102

VIDEO ENGINEERING

No．S2Vol.332009（Sum No．332）0001编码输出。

38B/10B 编码设计

8B/10B 编码器可以使用查找表或逻辑电路来实现。

如果完全采用查找表法，则需要建立一个268个单元码表用于存放256个编码数据和12个特殊字符，每个存储单元有20位，其中10位是RD-，10位是RD+。如果采用逻辑电路直接实现，则电路复杂，难度大。因此寻找一种高效8B 到10B 编码方法，是8B/10B 编码器的关键。

这里使用了一种新的编码方法，基本思路为：将输入的8bit 字节拆成3bit 和5bit ，然后在RD 控制器控制下以并列的方式编码。这种方法可简化码表，提高编码工作速度，减少电路板面积，降低功耗。图2为8B/10B 编码器框图。8B/10B 编码器总共可分成4个子模块，分别是：3B/4B 编码映射模块、5B/6B 编码映射模块、K 码检测与编码映射模块、RD 控制模块。其中前3个模块均使用了查找表方法，RD 控制模块则通过状态机实现。

3B/4B 编码映射模块核心程序如下（5B/6B 编码和K 码编码映射核心程序类似）。由于双值编码时RD+的编

码值通过RD-的编码值取反，所以3B/4B 编码映射表里只写出了RD-的编码值，这样可以节省资源。

case （din ）

0:begin dout4b <=4'b0100;single4b <=1;s7=0;end

1:begin dout4b <=4'b1001;single4b <=0;s7=0;end

2:begin dout4b <=4'b0101;single4b <=0;s7=0;end

3:begin dout4b <=4'b0011;single4b <=1;s7=0;end

4:begin dout4b <=4'b0010;single 4b <=1;s7=0;end

5:begin dout4b <=4'b1010;single 4b <=0;s7=0;end

6:begin dout4b <=4'b0110;single 4b <=0;s7=0;end

7:begin dout4b <=4'

b1110;single 4b <=1;s7=1;

end Endcase

dout4b 表示4bit 编码数据输出，sigle4b 表示输出的4bit 编码值是否为单值编码，是的话输出为0，否则输出为1。s7=1表示3B 输入代码值为7。sigle4b 和s7都将送入RD 控制模块。

5B/6B 编码模块除了输出6bit 编码数据，还输出sigle6b ，DP 和DN 等控制信号。其中sigle6b 与signle4b 类似。DP 和DN 分别对5bit 编码数据作出判断。当5bit 数据输入为17，18，20时，DP =1；当5bit 数据输入为11，

13，14时，DN =1。

K 码检测与编码映射模块除了对正确的特殊字符进行编码外，还要对输入的特殊字符进行检测。当输入的特殊字符出错时，K_error 输出为1。由于K 分组只有12个

8B 码组，码组少，对特殊字符编码更为简单，可以直接根据输入的8位数据查找RD-表即可。

RD 控制模块的功能是根据当前的极性偏差值对来自于3B/4B 编码映射模块、5B/6B 编码映射模块和K 码检测与编码映射模块的输出数据进行变换并组合在一起

输入

HGF fghj

RD =-1RD =+1D.x.00001011

0100

D.x.10011001D.x.20100101

D.x.301111000011D.x.41001101

0010D.x.51011010D.x.61100110

D.x.P711111100001D.x.A7

111

0111

1000表1

3B/4B 编码映射表

表2

5B/6B 编码映射表

输入

EDCBA abcdei

输入

EDCBA abcdei

RD =-1RD =+1RD =-1RD =+1D.000000100111011000 D.1610000011011100100

D.100001011101100010 D.1710001100011D.200010101101010010

D.1810010010011D.300011110001 D.1910011110010D.400100110101001010

D.2010100001011D.500101101001 D.2110101101100D.600110011001 D.2210110011010D.700111111000000111 D.2310111111010000101D.801000 D.2411000110011001100

D.901001100101 D.2511001100101D.1001010010101 D.2611010010110D.1101011110100 D.2711011110110001001

D.1201100001101 D.2811100001110D.1301101 D.2911101101110010001D.1401110 D.3011110011110100001D.15

01111

010*********

D.31

11111

101011010100

101100011100111001000110

103

2009年第33卷第S2期（总第332期）

电视技术

83MHz ，消耗的总ALUTs 为8664。图7是编码器顶层模块部分仿真波形。

5

结论

本文基于可重构理论，通过对IEEE802.11n LDPC

码的快速编码算法的研究，提取PE 单元作为可重构硬件实现的基核并由PE 单元构成PE 阵列，设计了一种高

吞吐量可重构的LDPC 编码器。仿真与综合结果表明，该方法使得硬件具有软件的灵活可配置性和硬件自身的高度并行性。参考文献：

[1]GALLAGER R G.Low density parity check codes[J].IRE https://www.wendangku.net/doc/e418822886.html,rm.

Theory ，1962（1）：21-28.

[2]LI Zongwang ，CHEN Lei ，ZENG Lingqi ，et al.Efficient encoding of

quasi-cycic low-density parity-check codes[J].IEEE https://www.wendangku.net/doc/e418822886.html,muni -cations ，2005，54（1）：71-81.

[3]CAI Z ，HAO J ，TAN P H ，et al.Efficient encoding of IEEE802.11n

LDPC codes[J].Electronics Letters ，2006，42（25）：1471-1472.[4]PEREZ J M ，FERNANDEZ V.Low-cost encoding of IEEE 802.11n[J].

Electronics Letters ，2008，44（4）：1411-1412.

笕

作者简介：

陈多近（1984-），硕士生，主研多媒体传输信道编码及ASIC 设计；

李冰，教授，硕士生导师，从事ASIC 电路设计、FPGA 自组重构研究及系统设计工作；

熊

军（1984-），硕士生，主研视频编解码及ASIC 设计；

赵启林（1984-），硕士生，主研音视频可重构技术及ASIC 设计。责任编辑：任健男

收稿日期：2009-04-07

表2

12种模式下的数据吞吐量

模式

数据吞吐量/（Mbit ·s -1）

模式

数据吞吐量/

（Mbit ·s -1）

模式

数据吞吐量/

（Mbit ·s -1）

n =648，

R =1/2618n =1296，R =1/2943n =1944，R =1/21144n =648，R =2/3591n =1296，R =2/3911n =1944，R =2/31112n =648，R =3/4578n =1296，R =3/4896n =1944，R =3/41097n =648，R =5/6

566

n =1296，R =5/6

881

n =1944，R =5/6

1082

送出。RD 控制模块的极性偏差初始值默认为RD-。4B 编码数据变换的基本流程图如图3所示（6B 编码数据和

K 码数据类似）。

4

仿真分析与结论

采用Verilog HDL 硬件描述语言设计，实现了编码

器中的每个模块。将各个模块组合起来形成一个完整的编码电路，并在Altera 的FLEX10k 系列器件上通过功能验证、综合和时序仿真。图4所示的是当3B 输入HGF=

100时，5B/6B 编码输出的仿真波形，从图中可以看出，由于此时5B 编码和输入3B 码的取值无关。

通过研究8B/10B 编码规则以及3B/4B 编码、5B/6B 编码之间的内在相关性，笔者提出了一种基于FPGA 的

8B/10B 编码器的实现方法。笔者设计的8B /10B 编码器电路，结构简单，功能完善，可用于DVB-ASI 接口中。参考文献：

[1]叶雷，朱红.8B/10B 编解码的IP 核设计[J].国外电子元器件，2005

（11）:19-22.

[2]陈孟杰，于海勋.光纤通道8B/10B 编解码模块设计[J].电子测量技

术，2007（5）：26-32.

[3]赵文虎.基于逻辑设计的光纤通信8B/10B 编解码方法研究[J].电路

与系统学报，2003，8（2）:48-53.

[4]WIDMER A X ，FRANASZEK P A.A DC-balance ，partitioned-

block ，8B/10B transmission code[J].IBM Journal of research and de -velopment ，1983，23（5）:441-443.笕

责任编辑：哈宏疆

收稿日期：2009-06-09

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（上接第101页）

104

Matlab的卷积码译码器的仿真要点

基于Matlab的卷积码译码器的 设计与仿真 学生姓名：指导老师：** 摘要本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出, 并通过Matlab软件进行设计与仿真，并进行误码率分析。在课程设计中，系统开发平台为Windows Vista Ultimate，程序设计与仿真均采用Matlab R2007a(7.4)，最后仿真详单与理论分析一致。 关键词课程设计；卷积码译码器；Matlab；Simulink；设计与仿真 1引言 本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通 过Matlab软件进行设计与仿真。卷积码的译码有两种方法——软判决和硬判决，此课程设计采用硬判决的维特比译码。 1.1课程设计目的 卷积码是一种向前纠错控制编码。它将连续的信息比特序列映射为连续的编码器输出符号。这种映射是高度结构化的，使得卷积码的译码方法与分组码译码所采用的方法完全不同。可以验证的是在同样复杂度情况下，卷积码的编码增益要大于分组码的编码增益。对于某个特定的应用，采用分组编码还是采用卷积编码哪一种更好则取决于这一应用的具体情况和进行比较时可用的技术[1]。 本课程设计便是通过Matlab设计一个硬判决维特比译码输出的完整电路，并进行误码率分析。

1.2 课程设计的原理 卷积码，又称连环码，是由伊莱亚斯(P.elias)于1955年提出来的一种非分组码。 卷积编码的最佳译码准则为：在给定已知编码结构、信道特性和接收序列的情况下，译码器将把与已经发送的序列最相似的序列作为传送的码字序列的估值。对于二进制对称信道，最相似传送序列就是在汉明距离上与接收序列最近的序列。 卷积码的译码方法有两大类：一类是大数逻辑译码，又称门限译码(硬判决，编者注)；另一种是概率译码(软判决，编者注)，概率译码又分为维特比译码和序列译码两种。门限译码方法是以分组码理论为基础的，其译码设备简单，速度快，但其误码性能要比概率译码法差[2]。 当卷积码的约束长度不太大时，与序列译码相比，维特比译码器比较简单，计算速度快。维特比译码算法是1967年由Viterbi提出，近年来有大的发展。目前在数字通信的前向纠错系统中用的较多，而且在卫星深空通信中应用更多，该算法在卫星通信中已被采用作为标准技术。 2维特比译码原理 采用概率译码的基本思想是：把已接收序列与所有可能的发送序列做比较，选择其中码距最小的一个序列作为发送序列。如果发送L组信息比特，那么对于(n,k)卷积码来说，可能发送的序列有2kL个，计算机或译码器需存储这些序列并进行比较，以找到码距最小的那个序列。当传信率和信息组数L较大时，使得译码器难以实现。维特比算法则对上述概率译码做了简化，以至成为了一种实用化的概率算法。它并不是在网格图上一次比较所有可能的2kL条路径(序列)，而是接收一段，计算和比较一段，选择一段最大似然可能的码段，从而达到整个码序列是一个最大似然值得序列。 下面以图2.1的(2，1，3)卷积码编码器所编出的码为例，来说明维特比解码的方法和运作过程。为了能说明解码过程，这里给出该码的状态图，如图2.2所

设计60进制计数器 数电课程设计

电子技术基础实验 课程设计 用74LS161设计六十进制计数器 学院：班级：姓名：学号：电气工程学院电自1418 刘科 20

用74LS161设计六十进制计数器 摘要 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。使用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。 关键字：60进制，计数器，74LS161，级联 目录 第1章概述 (1) 计数器设计目的 (1) 计数器设计组成 (1) 第2章六十进制计数器设计描述 (2) 74LS161的功能 (2)

方案框架 (3) 第3章六十进制计数器的设计与仿真 (4) 基本电路分析设计 (4) 计数器电路的仿真 (6) 第4章总结 (8)

编码器四倍频细分电路(含波形图)

四倍频细分电路(含波形图) 时间：2010-06-12 05:00:19 来源：作者： 1.光电编码器原理 光电编码器，是一种通过光电转换将输出轴上的机械几何位移量转换成脉冲或数字量的传感器。这是目前应用最多的传感器，光电编码器是由光栅盘和光电检测装置组成。光栅盘是在一定直径的圆板上等分地开通若干个长方形孔。由于光电码盘与电动机同轴，电动机旋转时，光栅盘与电动机同速旋转，经发光二极管等电子元件组成的检测装置检测输出若干脉冲信号，其原理示意图如图1所示；通过计算每秒光电编码器输出脉冲的个数就能反映当前电动机的转速。此外，为判断旋转方向，码盘还可提供相位相差90旱牧铰仿龀逍藕拧 根据检测原理，编码器可分为光学式、磁式、感应式和电容式。根据其刻度方法及信号输出形式，可分为增量式、绝对式以及混合式三种。 1.1增量式编码器 增量式编码器是直接利用光电转换原理输出三组方波脉冲A、B和Z相；A、B两组脉冲相位差90海佣煞奖愕嘏卸铣鲂较颍鳽相为每转一个脉冲，用于基准点定位。它的优点是原理构造简单，机械平均寿命可在几万小时以上，抗干扰能力强，可靠性高，适合于长距离传输。其缺点是无法输出轴转动的绝对位置信息。 1.2绝对式编码器 绝对编码器是直接输出数字量的传感器，在它的圆形码盘上沿径向有若干同心码道，每条道上由透光和不透光的扇形区相间组成，相邻码道的扇区数目是双倍关系，码盘上的码道数就是它的二进制数码的位数，在码盘的一侧是光源，另一侧对应每一码道有一光敏元件；当码盘处于不同位置时，各光敏元件根据受光照与否转换出相应的电平信号，形成二进制数。这种编码器的特点是不要计数器，在转轴的任意位置都可读出一个固定的与位置相对应的数字码。显然，码道越多，分辨率就越高，对于一个具有N位二进制分辨率的编码器，其码盘必须有N条码道。目前国内已有16位的绝对编码器产品。 绝对式编码器是利用自然二进制或循环二进制（葛莱码）方式进行光电转换的。绝对式编码器与增量式编码器不同之处在于圆盘上透光、不透光的线条图形，绝对编码器可有若干编码，根据读出码盘上的编码，检测绝对位置。编码的设计可采用二进制码、循环码、二进制补码等。它的特点是： 1.2.1可以直接读出角度坐标的绝对值； 1.2.2没有累积误差； 1.2.3电源切除后位置信息不会丢失。但是分辨率是由二进制的位数来决定的，也就是说精度取决于位数，目前有10位、14位等多种。 1.3混合式绝对值编码器

光电编码器原理及应用实例介绍

光电编码器原理及应用实例介绍 1.光电编码器原理 根据检测原理，编码器可分为光学式、磁式、感应式和电容式。根据其刻度方法及信号输出形式，可分为增量式、绝对式以及混合式三种。1.1 增量式编码器增量式编码器是直接利用光电转换原理输出三组方波脉冲A、B 和Z 相； A、B 两组脉冲相位差90 海佣煞奖愕嘏卸铣鲂较颍Z 相为每转一个脉冲，用于基准点定位。它的优点是原理构造简单，机械平均寿命可在几万小时以上，抗干扰能力强，可靠性高，适合于长距离传输。其缺点是无法输出轴转动的绝对位置信息。1.2 绝对式编码器绝对编码器是直接输出数字量的传感器，在它的圆形码盘上沿径向有若干同心码道，每条道上由透光和不透光的扇形区相间组成，相邻码道的扇区数目是双倍关系，码盘上的码道数就是它的二进制数码的位数，在码盘的一侧是光源，另一侧对应每一码道有一光敏元件；当码盘处于不同位置时，各光敏元件根据受光照与否转换出相应的电平信号，形成二进制数。这种编码器的特点是不要计数器，在转轴的任意位置都可读出一个固定的与位置相对应的数字码。显然，码道越多，分辨率就越高，对于一个具有N 位二进制分辨率的编码器，其码盘必须有N 条码道。目前国内已有16 位的绝对编码器产品。绝对式编码器是利用自然二进制或循环二进制（葛莱码）方式进行光电转换的。绝对式编码器与增量式编码器不同之处在于圆盘上透光、不透光的线条图形，绝对编码器可有若干编码，根据读出码盘上的编码，检测绝对位置。编码的设计可采用二进制码、循环码、二进制补码等。它的特点是：1.2.1 可以直接读出角度坐标的绝对值；1.2.2 没有累积误差；1.2.3 电源切除后位置信息不会丢失。但是分辨率是由二进制的位数来决定的，也就是说精度取决于位数，目前有10 位、14 位等多种。1.3 混合式绝对值编码器混合式绝对值

10进制加法计数器课程设计

西北师范大学知行学院 数字电子实践论文 课题：74ls161组成的十进制加法计数器 （置数法） 班级：14电本 学号：14040101114 姓名：于能海

指导老师：崔用明 目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8)

第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的， 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter

旋转编码器电路 课程设计

XX大学 课程设计说明书 学生姓名：学号： 学院：信息与通信工程学院 专业：电子信息科学与技术 题目：旋转编码器电路 指导教师：职称: 年月日

XX大学 课程设计任务书 2008/2009 学年第一学期 学院： 专业： 学生姓名：学号： 课程设计题目：旋转编码器电路 起迄日期：12月29日～1月9日 课程设计地点： 指导教师： 系主任： 下达任务书日期: 年月日

课程设计任务书 1．设计目的： 通过本课程设计, 主要训练和培养学生综合应用所学过的电路、低频、数字、高频等课程的相关知识，设计实用的电子电路方面的实际电路，包括：查阅资料、合理性的设计、分析和解决实际问题的能力，电路设计工具PROTEL的学习与应用，应用计算机的能力，用简洁的文字,清晰的图表来表达自己设计思想的能力。 2．设计内容和要求（包括原始数据、技术参数、条件、设计要求等）： （1）学习和练习电路设计PROTEL软件， （2）把旋转编码器输出的信号，经整形后送给计数器，使计数器开始计数。 （3）在旋转编码器时有两种方式，顺时针和逆时针，此时方式控制端的触发沿是不一样的。 3．设计工作任务及工作量的要求〔包括课程设计计算说明书(论文)、图纸、实物样品等〕： 画出电路图，并进行原理图的详细叙述， （1）尽量给出元器件的型号和数值， （2）尽量画出PCB图， （3）写出符合格式要求的设计报告。

课程设计任务书 4．主要参考文献： 5．设计成果形式及要求： 设计说明书及相关电路图 6．工作计划及进度： 2008年12 月29 日~ 12月31 日了解设计题目及熟悉资料； 2009年1月1日~ 1月2 日确定各题目要求计算相关参数； 2009年1月2日~ 1月3 日结合各题目确定具体设计方案； 2009年1月3日~ 1月8 日结合要求具体设计并仿真、整理报告； 2009年1月9日答辩。 系主任审查意见： 签字： 年月日

多媒体技术与应用案例教程习题答案

模块1习题参考答案 一、选择题 1-6 ADCCB B 二、问答题 1.简述多媒体系统的组成 多媒体系统由多媒体硬件系统和多媒体软件系统组成。多媒体硬件系统主要由多媒体计算机、多媒体存储设备、多媒体输入/输出设备和多媒体接口设备组成；多媒体软件系统主要由多媒体操作系统、多媒体驱动程序、多媒体数据处理软件、多媒体开发工具和多媒体系统组成。 2. 简述多媒体系统的分类 多媒体系统从基于功能和基于应用的角度不同可以分为两大类。从基于功能来分可以分为多媒体开发系统、多媒体演示系统、多媒体教育/培训系统；从基于应用来分可以分为多媒体出版系统、多媒体娱乐系统、多媒体通信系统、多媒体信息咨询系统、多媒体数据库系统。 3. 常用的压缩编码方法可分为哪两类？常用的数据压缩标准有哪些？ 常用的压缩编码方法可分为无损压缩和有损压缩两种。所谓无损压缩，就是毫无损失地将数据信息进行压缩，解压缩后能够完全还原原始信号的一种压缩算法；有损压缩，是以牺牲原始数据中的部门信息为前提进行压缩，这种压缩算法在还原后可能会丢失部分的信息。

常用的数据压缩标准有JPEG标准、MEPG标准、H.261标准和JBIG标准。 4.简述数据压缩的可行性 首先，数据中存在着大量的冗余，如空间冗余、时间冗余和感觉冗余，这就为数据压缩提供了可能性；其次，就是利用了人耳、人眼对信号的时间变化和幅度变化的感受能力都有一定的极限这一特点，为数据压缩提供了可能性。 模块2习题参考答案 一、选择题 1．C 2．B 3．D 4．D 5．C 6．A 7．B 8．B 二、问答题 1．获取文本数据通常有哪些方法？ 答：主要有键盘输入、手写输入、语音输入和扫描仪输入等。键盘输入是主要的输入方法，通过键盘，英文信息可直接输入，中文信息则通过不同的中文输入编码来完成；手写输入是一种非常人性化的中英文输入法，适合于不习惯键盘操作的人群和没有标准英文键盘的场合；语音输入是通过计算机中的音频处理系统（主要包括声卡和麦克风），采集处理人的语音信息，再经过语音识别处理，将说话内容转换成对应的文字完成输入；扫描仪输入是指用扫描仪将印刷文字以图像的方式扫描到计算机中，再用OCR文字识别软件将图像中的文字识别出来，并转换为文本格式的文件，完成文本信息的输入。 2．超文本和超媒体的联系和区别有哪些？

卷积码的设计与实现

湖南文理学院课程设计报告 课程名称：通信系统课程设计 院部：电气与信息工程学院 专业班级： 学生姓名： 指导教师： 完成时间： 2011 年 12 月 29日 报告成绩：

目录 目录 (2) 摘要 (3) Abstract (4) 一、引言 (5) 1.1设计任务及基本要求 (5) 1.2设计目的 (6) 1.3 设计所用仪器设备.................................................................................. 错误！未定义书签。 二、基本概念 (6) 2.1 卷积码的编码原理 (6) 2.2 卷积码编码描述 (6) 2.3 卷积码译码描述 (6) 三、卷积码的编译码原理 (6) 3.1卷积码的图形描述 (6) 3.1.1 树状图 (8) 3.1.2 网格图 (8) 3.1.3 状态图 (9) 3.2 卷积积码的编码算法 (9) 3.3卷积码的Viterbi译码 (10) 四、卷积码的仿真及性能分析 (12) 4.1 SIMULINK仿真模块 (12) 4.2 卷积码的参数对误码率的影响 (13) 4.2.1 码率对误码性能的影响 (13) 4.2.2 约束长度对误码性能的影响 (15) 4.2.3 回溯长度对卷积码性能的影响 (16) 4.3 仿真分析 (17) 总结 (18) 参考文献： (19)

摘要 卷积码是深度空间通信系统和无线通信系统中常用的一种差错控制编码。在编码过程中,卷积码充分利用了各码字间的相关性。在与分组码同样的码率和设备复杂性的条件下,无论从理论上还是从实践上都证明,卷积码的性能都比分组码具有优势。而且卷积码在实现最佳译码方面也较分组码容易。因此卷积码广泛应用于卫星通信，CDMA数字移动通信等通信系统，是很有前途的一种编码方式。对其进行研究有很大的现实意义。为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题，提出一种新型的适用于FPGA 特点，路径存储于译码输出并行工作，同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE.2i中仿真验证，译码结果正确，得到编码前的原始码元，速度显著提高，译码器复杂程度明显降低。并在实际的软件无线电通信系统中信道编解码部分得到应用，性能优良。 关键词：卷积码；误码性能；原理

课程设计：六十进制计数器的设计

一、实验目的 1．进一步掌握VHDL语言中元件例化语句的使用 2．通过本实验，巩固利用VHDL语言进行EDA设计的流程 二、实验原理 1．先分别设计一个六进制和十进制的计数器，并生成符号文件2．利用生成的底层元件符号，设计六十进制计数器顶层文件 三、实验步骤 （略） 四、实验结果

六进制计数器源程序cnt6.vhd： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE. STD_LOGIC_UNSIGNED.ALL; ENTITY CNT6 IS PORT (CLK, CLRN, ENA, LDN: IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC); END CNT6; ARCHITECTURE ONE OF CNT6 IS SIGNAL CI: STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; BEGIN PROCESS(CLK, CLRN, ENA, LDN) BEGIN IF CLRN='0' THEN CI<="0000"; ELSIF CLK'EVENT AND CLK='1' THEN IF LDN='0' THEN CI<=D; ELSIF ENA='1' THEN IF CI<5 THEN CI<=CI+1; ELSE CI<="0000"; END IF; END IF; END IF; Q<=CI; END PROCESS; COUT<= NOT(CI(0) AND CI(2)); END ONE;

EC16编码器设计应用案例

EC16编码器设计应用案例 摘要：介绍了一种基于单片机的智能仪器前面板的设计及实现方法。根据数字旋钮的特点，在硬件上设计了鉴相电路检测旋钮的正旋和反旋，巧妙地将旋钮扫描和按键扫描统一起来，以Philip低成本的Flash型单片机P89LPC922作为处理芯片，运用了定时中断、状态机、软件去抖、RS-232接口协议等方法实现软件设计，提高按键和旋钮的抗干扰能力，并介绍了用自定义的通信协议计算旋钮转动量和减少主机负担。具有良好的通用性，适用于短周期、低成本的按键和旋钮混合面板设计，并已成功地应用于数字存储大功率半导体管特性曲线图示仪。 关键词：单片机；智能仪器；面板；数字旋钮；鉴相电路 引言： 许多仪器的前面板通常是由诸多的旋钮、按键组成的混合界面。传统的仪器前面板上通常有两种旋钮，一种是电位器，用于调节连续变化的量；另一种是档位开关，用于调节间隔变化的量。它们嵌入在测量电路中，可以直接改变仪器的参数和设置。而在现代智能仪器[1]中，这两类调节均可以通过数字旋钮由微控制器将用户操作的变化量反馈给仪器的主处理器，再由主处理器改变仪器的参数和设置。所以，智能仪器上的数字旋钮和传统仪器上的旋钮在原理和处理方法上有很大不同。为了节省成本，面板处理往往采用体积小、性价比高的单片机（MCU）。运用单片机不但经济灵活，并可充分利用MCU逻辑处理的优势，大大简化外围连线，对旋钮按键混合控制系统[2]的处理尤为突出。 设计采用LPC900系列的P89LPC922Flash单片机来实现软件处理。P89LPC922采用高性能的处理器结构，6倍于标准80C51器件的速率，并自带波特率发生器。充分考虑单片机的资源和处理速度，分模块设计——按钮电路，旋钮电路，串口电路，扫描电路。用protel完成电路原理图，制作电路板，在KeilC环境下编写软件。软件和硬件相结合，协同实现整个面板。 1硬件设计及原理 1．1旋钮电路设计 1．1．1数字旋钮的工作原理 本设计选用常见的编码器EC16系列作为数字旋钮，如图1。4、5脚供固定之用，3脚接VCC（+5V），1、2脚在转动时输出连续脉冲。这种旋钮只有两种操作，即正旋和反旋。通过示波器可以观察到如图所示的旋钮转动时1、2脚的波形。

实验九 (2,1,5)卷积码编码译码技术

实验九 (2,1,5）卷积码编码译码技术 一、实验目的 1、掌握(2,1,5）卷积码编码译码技术 2、了解纠错编码原理。 二、实验内容 1、(2,1,5）卷积码编码。 2、(2,1,5）卷积码译码。 三、预备知识 1、纠错编码原理。 2、(2,1,5）卷积码的工作原理。 四、实验原理 卷积码是将发送的信息序列通过一个线性的，有限状态的移位寄存器而产生的编码。通常卷积码的编码器由K级（每级K比特）的移位寄存器和n个线性代数函数发生器（这里是模2加法器）组成。 若以（n,k,m）来描述卷积码，其中k为每次输入到卷积编码器的bit数，n 为每个k元组码字对应的卷积码输出n元组码字，m为编码存储度，也就是卷积编码器的k元组的级数，称m+1= K为编码约束度m称为约束长度。卷积码将k 元组输入码元编成n元组输出码元，但k和n通常很小，特别适合以串行形式进行传输，时延小。与分组码不同，卷积码编码生成的n元组元不仅与当前输入的k元组有关，还与前面m-1个输入的k元组有关，编码过程中互相关联的码元个数为n*m。卷积码的纠错性能随m的增加而增大，而差错率随N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。 编码器 随着信息序列不断输入，编码器就不断从一个状态转移到另一个状态并同时输出相应的码序列，所以图3所示状态图可以简单直观的描述编码器的编码过程。因此通过状态图很容易给出输入信息序列的编码结果，假定输入序列为110100，首先从零状态开始即图示a状态，由于输入信息为“1”，所以下一状态为b并输出“11”，继续输入信息“1”，由图知下一状态为d、输出“01”……其它输入信息依次类推，按照状态转移路径a->b->d->c->b->c->a输出其对应的编码结果“110101001011”。 译码方法 ⒈代数 代数译码是将卷积码的一个编码约束长度的码段看作是[n0(m+1），k0(m+1)]线性分组码，每次根据（m+1）分支长接收数字，对相应的最早的那个分支上的信息数字进行估计，然后向前推进一个分支。上例中信息序列 =(10111），相应的码序列 c=(11100001100111）。若接收序列R=(10100001110111），先根据R 的前三个分支（101000）和码树中前三个分支长的所有可能的 8条路径(000000…）、（000011…）、（001110…）、（001101…）、（111011…）、（111000…）、（110101…）和（110110…）进行比较，可知（111001）与接收

编码器、译码器及应用电路设计

实验六编码器、译码器及应用电路设计 一、实验目的： 1、掌握中规模集成编码器、译码器的逻辑功能测试和使用方法； 1、学会编码器、译码器应用电路设计的方法； 3、熟悉译码显示电路的工作原理。 二、实验原理： 编码是用文字、符号或者数字表示特定对象的过程，在数字电路中是用二进制数进行编码的，相应的二进制数叫二进制代码。编码器就是实现编码操作的电路。本实验使用的是优先编码器74LS147，当输入端有两个或两个以上为低电平时，将对输入信号级别相对高的优先编码，其引脚排列如图6—1所示。 图6—1 74LS147引脚排列图图6—2 74LS138引脚排列图译码是编码的逆过程，是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配和组合控制信号等。不同的功能可选用不同种类的译码器。 译码器按照功能的不同，一般分为三类： 1、变量译码器（二进制译码器）：用以表示输入变量的状态，如2—4线、3—8线、4—16线译码器。以3—8线译码器74LS138为例介绍： 图6—2为74LS138的引脚图，其中，A2A1A0为地址输入端，为译码器输出端，为使能端（只有当时，才能进行译码）。 图6—3 74LS42引脚排列图图6—5为CC4511引脚排列图 2、码制变换译码器：用于同一个数据的不同代码之间的相互变换。这种译码器的代表是4—10线译码器，它的功能是将8421BCD码译为十个对象，如74LS42等。它的原理与 74LS138译码器类同，只不过它有四个输入端，十个输出端。4位输入代码共有0000—1111

案例五旋转编码器的安装与应用

案例五旋转编码器的安装与应用 1．项目训练目的 掌握旋转编码器的安装与使用方法。 2．项目训练设备 旋转编码器及相应耦合器一套。 3．项目训练内容 先熟悉旋转编码器的使用说明书。 (1)旋转编码的安装步骤及注意事项 ①安装步骤： 第一步：把耦合器穿到轴上。不要用螺钉固定耦合器和轴。 第二步：固定旋转编码器。编码器的轴与耦合器连接时，插入量不能超过下列值。 E69-C04B型耦合器，插入量 5.2mm；E69-C06B型耦合器，插人量 5.5mm；E69-Cl0B型耦合器，插入量7.lmm。 第三步：固定耦合器。紧固力矩不能超过下列值。E69-C04B型耦合器，紧固力矩2.0kfg?cm；E69-C06B型耦合器，紧固力矩 2.5kgf?cm；E69B-Cl0B型耦合器，紧固力矩4.5kfg?cm。 第四步：连接电源输出线。配线时必须关断电源。 第五步：检查电源投入使用。 ②注意事项: 采用标准耦合器时，应在允许值内安装。如图5-1所示。 图5-1 标准耦合器安装 连接带及齿轮结合时，先用别的轴承支住，再将旋转编码器和耦合器结合起来。如图 5-2所示。 图5-2 旋转编码器安装 齿轮连接时，注意勿使轴受到过大荷重。 用螺钉紧固旋转编码器时，应用5kfg?cm左右的紧固力矩。 固定本体进行配线时，不要用大于3kg的力量拉线。 可逆旋转使用时，应注意本体的安装方向和加减法方向。 把设置的装置原点和编码器的Z相对准时，必须边确定Z相输出边安装耦合器。 使用时勿使本体上粘水滴和油污。如浸入内部会产生故障。 (2)配线及连接

①配线应在电源0FF状态下进行。电源接通时，若输出线接触电源线，则有时会损坏输出回路。 ②若配线错误，则有时会损坏内部回路，所以配线时应充分注意电源的极性等。 ③若和高压线、动力线并行配线，则有时会受到感应造成误动作或损坏。 ④延长电线时，应在10m以下。还由于电线的分布容量，波形的上升、下降时间会延长，所以有问题时，应采用施密特回路等对波形进行整形。 还有为了避免感应噪声等，也要尽量用最短距离配线。集成电路输人时，要特别注意。 ⑤电线延长时，因导体电阻及线间电容的影响。波形的上升、下降时间变长，容易产 生信号间的干扰(串音)，因此应使用电阻小、线间电容低的电线(双绞线、屏蔽线)。

卷积码编码器的设计 (1)剖析

湖南文理学院 课程设计报告 课程名称：通信系统课程设计 专业班级：通信工程11102班09 学生姓名：朱涛 指导教师：侯清莲 完成时间：2014-11-18 报告成绩：

目录 一、设计要求 (1) 二、设计作用与目的 (1) 三、所用设备及软件 (1) 四、卷积码编码的概念 (1) 4.1卷积码的编码描述方法 (1) 4.2 卷积编码 (2) 4.3 卷积码的树状图 (3) 4.4 卷积码的网格图 (3) 五、 EDA设计方法及工具软件QUARTUSⅡ (4) 六、改变卷积编码器的参数仿真以及结论 (4) 6.1 不同回溯长度对卷积编码器性能的影响 (4) 6.2 不同码率对卷积编码器误码性能的影响 (5) 6.3 不同约束长度对卷积编码器的误码性能影响 (6) 七、卷积码编码器的VHDL设计与仿真 (8) 7.1 VHDL设计的优点与设计方法 (8) 7.2 卷积码编码器的VHDL实现 (10) 八、心得体会 (10) 九、参考文献 (11)

卷积编码器的设计 一、设计要求 （1）画出卷积码的原理框图，说明系统中各主要组成部分的功能。 （2）使用EDA技术及VHDL语言对卷积编码器进行设计与仿真并对结果分析。 二、设计作用与目的 （1）巩固加深对通信基本知识分析以及卷积码的掌握，提高综合运用通信知识的能力。（2）掌握采用仿真软件对系统进行仿真分析。 （3）培养学生查阅参考文献，独立思考，设计，钻研电子技术相关问题的能力。 （4）掌握相关电子线路工程技术规范以及常规电子元器件的性能技术指标。 （5）培养严肃认真的工作作风与科学态度，建立严谨的工程技术观念。 （6）了解电气图国家标准，并利用电子CAD等正确绘制电路图。 （7）培养工程实践能力，创新能力与综合设计能力。 三、所用设备及软件 （1）QUARTUSⅡ （2）PC机 四、卷积码编码的概念 4.1卷积码的编码描述方法 编码描述方法有5种：冲激响应描述法、生成矩阵描述法、多项式乘积描述法、状态图描述法和网格图描述法。卷积码的纠错能力随着N的增加而增大，而差错率随着N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。分组码有严格的代数结构，但卷积码至今尚未找到如此严密的数学手段。分组码的译码算法可以由其代数特性得到。卷积码虽然可以采用适用于分组码的门限译码（即大数逻辑译码），但性能不如维特比译码和序列译码[2]。 以二元码为例，输入信息序列为u＝(u0，u1，…)，其多项式表示为u(x)＝u0+u1x＋…＋…。编码器的连接可用多项式表示为g (1,1) (x)＝1+x+x2和g(1,2)(x)＝1+x2，称为码的子生 成多项式。它们的系数矢量g (1,1)=(111)和g (1,2) =(101)称作码的子生成元。以子生成多项式 为阵元构成的多项式矩阵G(x)＝[g (1,1)(x),g (1,2) (x)]，称为码的生成多项式矩阵。由生成 元构成的半无限矩阵。

毕业设计61基于System View的卷积码译码器的设计

基于System View的卷积码译码器的设计 摘要本课程设计在SystemView 平台上设计了卷积码译码器，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用SystemView 进行了(2,1,3)卷积码译码器的仿真。系统运行以后将译码后得到的波形与原始的码元输入信号进行比较，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。 关键字卷积码译码器，System View，(2,1,3)卷积码译码器 1 引言 卷积码的译码方法主要有两类，代数译码和概率译码。代数译码是根据卷积码的本身编码结构进行译码，译码时不考虑信道的统计特性。概率译码在计算时要考虑信道的统计特性。典型的算法如：最大似然译码、维比特译码、序列译码等。本课程设计利用SystemView 平台进行卷积码译码器的实现，SystemView系统中提供了专门的卷积码编码和译码图符，使用户能快速地建立基于卷积码的仿真系统，本课程设计对(2,1,6)的大数逻辑译码原理，以及维比特译码原理进行了解释，利用System View进行了(2,1,3)卷积码译码仿真，系统参数经过修改以后能够正确地将编码后的信号译码为原始的码元。 1.1 卷积码简介 卷积码也称为连环码是一种非分组码，分组码编码时，先将输入的信息序列分为长度为k的码元的字段，然后按照一定的编码规则，给含k个信息元的段附加上r长的监督元，于是生成n 长的码组。在编码时，各n长码组是分别编码的，各码组之间没有约束关系，因此译码时各码组之间是分别独立进行的。卷积码则不同于此，卷积编码属于信道编码，主要用来纠正码元的随机差错，它是以牺牲效率来换取可靠性的，利用增加监督位，进行检错和纠错。卷积码把k个信息位编成n位，k和n通常很小，特别适宜于串行形式传输，延时小，n个码元与当前段的k个信息位有关，而且与前N-1段的信息有关，编码过程相互关联的码元为Nn个，N或Nn称为卷积码的约束长度，常把卷

光电编码器电路图

光电编码器电路图 文章出处：https://www.wendangku.net/doc/e418822886.html, 发布时间：| 35 次阅读| 0次推荐| 0条留言 EPC－755A光电编码器 具备良好的使用性能，在角度测量、位移测量时抗干扰能力很强，并具有稳定可靠的输出脉冲信号，且该脉冲信号经计数后可得到被测量的数字信号。因此，我们在研制汽车驾驶模拟器时，对方向盘旋转角度的测量选用EPC－755A光电编码器作为传感器 ，其输出电路选用集电极开路型，输出分辨率选用360个脉冲/圈，考虑到汽车方向盘转动是双向的，既可顺时针旋转，也可逆时针旋转，需要对编码器的输出信号鉴相后才能计数。图2给出了光电编码器实际使用的鉴相与双向计数电路，鉴相电路用1个D触发器和2个与非门组成，计数电路用3片74LS193 组成。 当光电编码器顺时针旋转时，通道A输出波形超前通道B输出波形90°，D触发器输出Q(波形W1)为高电平，Q(波形W2)为低电平，上面与非门打开，计数脉冲通过(波形W3)，送至双向计数器 74LS193的加脉冲输入端CU，进行加法计数；此时，下面与非门关闭，其输出为高电平(波形W4)。当光电编码器逆时针旋转时，通道A输出波形比通道B输出波形延迟90°，D触发器输出Q(波形W1)为低电平，Q(波形W2)为高电平，上面与非门关闭，其输出为高电平(波形W3)；此时，下面与非门打开，计数脉冲通过(波形W4)，送至双向计数器74LS193的减脉冲输入端CD，进行减法计数。 汽车方向盘顺时针和逆时针旋转时，其最大旋转角度均为两圈半，选用分辨率为360个脉冲/圈的编码器，其最大输出脉冲数为900个；实际使用的计数电路用3片74LS193组成，在系统上电初始化时，

译码器设计组合逻辑电路案例分析

译码器设计组合逻辑电路案例分析 【信息单】 一、编码器 在数字系统中，把二进制码按一定的规律编排，使每组代码具有特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。编码器是一个多输入多输出的组合逻辑电路。 按照编码方式不同，编码器可分为普通编码器和优先编码器；按照输出代码种类的不同，可分为二进制编码器和非二进制编码器。 1．普通编码器 普通编码器分二进制编码器和非二进制编码器。若输入信号的个数N 与输出变量的位数n 满足N =2n ，此电路称为二进制编码器；若输入信号的个数N 与输出变量的位数n 不满足N =2n ，此电路称为非二进制编码器。普通编码器任何时刻只能对其中一个输入信息进行 编码,即输入的N 个信号是互相排斥的。若编码器输入为4个信号，输出为两位代码，则称为4线-2线编码器(或4/2线编码器)。 2．优先编码器 优先编码器是当多个输入端同时有信号时，电路只对其中优先级别最高的信号进行编码的编码器。 3．集成编码器 10线-4线集成优先编码器常见型号为54/74147、54/74LS147，8线-3线常见型号为54/74148、54/74LS148。 4．编码器举例 (1)键控8421BCD 码编码器 10个按键S 0～S 9代表输入的10个十进制数0～9，输入为低电平有效，即某一按键按下，对应的输入信号为0，输出对应的8421码，输出为4位码，所以有4个输出端A 、B 、C 、D 。 真值表见表7.1，由真值表写出各输出的逻辑表达式为 9898S S S S =+=A 76547654S S S S S S S S =+++=B 76327632S S S S S S S S =+++=C 9753197531S S S S S S S S S S =++++=D

2位10进制加法计数器课程设计

目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (1) 1.3 设计内容及要求 (1) 第2章设计方案 (2) 2.1 系统框图 (2) 2．2主要芯片功能介绍 (2) 2.2.1 四位二进制计数器74161介绍 (2) 2.2.2七段显示译码器7448介绍 (3) 2.3 工作原理 (4) 第3章硬件设计 (5) 3.1 单元电路设计 (5) 3.2 总硬件电路图 (7) 第4章仿真与试验 (8) 4.1 仿真结果 (8) 4.2 调试中遇到的问题 (8) 第5章结论和体会 (9) 第6章参考文献 (10)

第1章前言 1.1 摘要 在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的，依靠传感器感应外界信号，传感器在感应范围内有物体时输出低电位，反之则是高电位。当传感器的感应范围内有物体移过时，传感器电位由高到低再到高，出现上跳沿。计数器会自动加一，并将在数码管上显示。本十进制加法计数器有两位七段数码管。可计数0~99个物体，并易于扩展。 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 1.2 设计目的 1、综合运用相关课程中所学到的理论知识去独立完成某一设计课题； 2、学习用集成触发器构成计数器的方法； 3、进一步熟悉常用芯片和电子器件的类型及特性，并掌握合理选用器件的原则； 5、初步了解电路设计、仿真的过程和方法； 4、锻炼分析问题解决问题的能力； 1.3 设计内容及要求 1、具有2位10进制计数功能； 2、利用传感器，不接触计数； 3、每一个物体经过，计数器自动加1； 4、具有显示功能； 5、并用相关仿真软件对电路进行仿真。