DC综合教程
启动dc的三种方法：
DCSH：dc_shell
TCL：dc_shell-t //注意：-t前没有空格
图形化界面：design_vision
tip1. 综合主要包括三个阶段：转换(translation)、优化(optimization)与映射(mapping)。
1. 转换阶段：综合工具将高层语言描述的电路用门级的逻辑来实现，对于Synopsys 的综合工具DC 来说，就是使用gtech.db库中的门级单元来组成HDL 语言描述的电路，从而构成初始的未优化的电路。
2. 优化与映射：是综合工具对已有的初始电路进行分析，去掉电路中的冗余单元，并对不满足限制条件的路径进行优化，然后将优化之后的电路映射到由制造商提供的工艺库上。
tip2
DesignWare 是集成在DC综合环境中的可重用电路的集合
DesignWare 分为DesignWare Basic 与DesignWare Foundation，DesignWare Basic 提供基本的电路，DesignWare Foundation提供性能较高的电路结构。如果需要Foundation的DesignWare，需要在综合的时候设置synthetic_library3。
tip3 日志文件
Design Analyzer 在启动时自动在启动目录下面创建两个日志文件：command.log 和view_command.log，用于记录用户在使用Design Compiler 时所执行的命令以及设置的参数，在运行过程中同时还产生filenames.log的文件，用于记录design compiler访问过的目录，包括库、源文件等，filenames.log文件在退出design compiler 时会被自动删除。启动dc_shell时则只产生command.log 的日志文件。
tip4
Propagation Delay传播延时
Transition Time转变延时
Setup Time建立时间
The setup time for a sequential cell is theminimumlength of time the data-inputsignal must remain stable before the active edge of the clock
Hold Time保持时间
The hold time for a sequential cell is the minimum length of time the data-inputsignal must remain stable after the active edge of the clock
脚本：
################################
# Read design file #
//
read –format verilog[db、vhdl] file //dcsh的工作模式
read_db file.db //TCL工作模式读取DB格式read_verilog file.v //TCL工作模式读取verilog格式read_vhdl file.vhd //TCL工作模式读取VHDL格式
//设定时钟
create_clock -name "clock" -period 20 -waveform { 0.000 10.000 } { clk }
//输出文件
write -f verilog -out output/count.v //输出网表
write -f ddc -out output/count.ddc//综合数据文件
write_sdf mapped/count.sdf //标准延时文件
//综合
compile -map_effort medium -incremental_mapping
tip6设置设计环境Define the Design Environment
1. Defining the Operating Conditions设置操作环境
查看有哪些操作环境
dc_shell> read_file my_lib.db
dc_shell> report_lib my_lib
指定操作环境
dc_shell> set_operating_conditions WCCOM -lib my_lib
2.设置线负载模型
set_wire_load_mode Top/Enclosed/Segmented
set_wire_load_model "10x10"
3. Modeling the System Interface设置系统接口
The set_drive and set_input_transition Commands：
dc_shell> current_design top_level_design
dc_shell> set_drive 1.5 {I1 I2}
dc_shell> current_design sub_design2
dc_shell> set_driving_cell -lib_cell IV {I3}
dc_shell> set_driving_cell -lib_cell AN2 -pin Z -from_pin B {I4} Defining Loads on Input and Output Ports
Defining Fanout Loads on Output Ports
4. Setting Logic Constraints on Ports
set_equal port1 port2
set_opposite
set_logic_dc
set_logic_one
set_logic_zero
set_unconnected
tip7设定设计约束
When Design Compiler optimizes your design, it uses two types of constraints:
Design rule constraints
Optimization constraints
用于组成逻辑
1. Maximum Transition Time
dc_shell> set_max_transition 5 [current design]
2. Maximum Fanout
You can set a maximum fanout constraint on every driving pin and input port as follows:
dc_shell> set_max_fanout 8 [get_designs ADDER]
计算Fanout值：
Maximum Fanout>=Total Fanout Load
注意：取出某些约束用：
dc_shell> remove_attribute [get_designs adder] max_transition
dc_shell> remove_attribute [get_ports port_name] max_fanout
dc_shell> remove_attribute [get_designs design_name]max_fanout
dc_shell> remove_attribute port_name fanout_load
3. The set_fanout_load command sets the expected fanout load value for listed output ports.
To find the fanout load on the input pin of library cell AND2 in library libA, enter
dc_shell> get_attribute "libA/AND2/i" fanout_load
To find the default fanout load set on technology library libA, enter
dc_shell> get_attribute libA default_fanout_load
用于综合出可以驱动的最大扇出的引脚
4. Maximum Capacitance
Maximum capacitance is a design rule constraint. It is set as a pin-level attribute that defines
the maximum total capacitive load that an output pin can drive. That is, the pin cannot connect to a net that has a total capacitance greater than or equal to the maximum capacitance defined at the pin.
dc_shell> set_max_capacitance 3 [get_designs adder]
5. Minimum Capacitance
The min_capacitance design rule specifies the minimum load a cell can drive.
设计规则的优先权
1. Minimum capacitance
2. Maximum transition
3. Maximum fanout
4. Maximum capacitance
5. Cell degradation
tip8设定优化约束Optimization Constraints
Timing Constraints
对于同步pashs
create_clock
set_input_delay
set_output_delay
对于异步pashs
set_max_delay
set_min_delay
Maximum Area
dc_shell> set_max_area 0.0
dc_shell> set_max_area 14.0
Managing Constraint Priorities
set_cost_priority [-default] [-delay] cost_list
Reporting Constraints：
dc_shell >report_constraint
写脚本
tip9：在终端中启动DC用脚本综合
dc_shell-t -f ./scripts/seg_drive.tcl > 1
将报告写入1文件
tip10：设计中有多个模块时，如果用top_down策略，则在脚本中得把所有的模块读入：set active_design seg_drive //注意：相等于一个宏定义，用active_design代替seg_drive read_verilog {encode_seg.v number_mod.v scan.v seg_drive.v} //read_file也可以，它可以读多种格式文件，包括.db
#analyze -format verilog {encode_seg.v number_mod.v scan.v seg_drive.v}
#elaborate $active_design //注意这里是$active_design
current_design $active_design //将顶层设置成当前设计
link
//read_verilog命令与后面的analyze、elaborate功能相同，可以选择其中一个；参看《ASIC综合与DC使用》：
set_svf ./mapped/svf/$active_design.svf //没查
###############################################1
# Define the Design Environment#1
###############################################1
1
3
Modeling the System
Interface设置系统接口
2
1）
set_operating_conditions slow //设定一个库的环境，库内包含使用温度、电压、电路特征线宽等
2）set_wire_load_model –name model_name –lib_name library –max –min//设定线负载模型
set_wire_load_model -name tsmc090_wl40 -library slow //表示使用库slow里的tsmc090_wl40线模型
如果没有 wire_load_model，可以将 auto_wire_load_selection 参数设置为 true,则 DC
自动根据综合之后的面积来选择一个统计的线负载模型用于估计连线延迟。
set auto_wire_load_selection true
set_wire_load_mode enclosed //跨模块线负载模式选择
3）Modeling the System Interface设置系统接口
输出端：设置set_load
由于外部电路的负载将会影响到接到端口上单元电路的延迟（这里设置的是电容值），因此，
需要对端口的带负载能力做限制。为了比较精确地计算输出电路的延迟，
DC需要知道输出电路驱动的所有负载。参看p144
参看@@Design Compiler User Guide 2010.03 p44
如：set_load [load_of ssc_core_slow/buf1a2/A] [all_outputs]
set_load [expr 4*[load_of DICE_DELAY_DFF_RN_slow/DICE_DELAY_DFF_RN/D]]
[all_outputs]
输入端：设置set_driving_cell
set_driving_cell -lib_cell DICE_DELAY_DFF_RN -pin Q –library
DICE_DELAY_DFF_RN_slow [all_inputs]
set_drive 0 [list clk_62_5M rst_n] //参见Design Compiler User Guide 2010.03.pdf 144页
为了更加精确的估计输入电路的延迟，DC需要知道信号到达输入端
口的过渡时间（transition time）。set_drive 使用一个确定的值来估计输入端的输入电阻，从而得到输入端口的延迟；而set_driving_cell 是假定一个实际的驱动单元来估计输入的transtion time：Time = arrive_time + drive*net_load +connect_delay
dc_shell> current_design top_level_design
dc_shell> set_drive 1.5 {I1 I2}
dc_shell> current_design sub_design2 //注意切换当前设计
dc_shell> set_driving_cell -lib_cell IV {I3}
dc_shell> set_driving_cell -lib_cell AN2 -pin Z -from_pin B {I4}
###################################
# Design constraint #
###################################
Design rule constraints
1.
set_max_transition 1.8 [current_design]
transition time是指电压从 10％VDD上升到 90％VDD 所需要的时间2.
set_max_fanout 10 [current_design]
3.
set_max_capacitance //用于设置输出单元允许的电容负载。
4. set_min_capacitance
5. set_Cell_degradation
Optimization Constraints
###################################
# CLOCK defintion #
###################################
1.create_clock 命令的格式为
create_clock –name clk_name –period cycle_value –waveform edge_list create_clock -period 14 -waveform [list 0.0 7.0] clk_62_5M
或
create_clock -period 14 –waveform [list 0.0 7.0] -name clk [get_ports
clk_62.5M]
注意：[get_ports clk_62.5M]中的clk_62.5M是设计文件中的时钟名，-name后面的clk时钟名是脚本中的时钟名
重要：在时序逻辑电路中，创建时钟约束是真实的时钟，要与设计中的时钟信号相连接，即用或在纯组合逻辑电路中，需要创建虚拟时钟约束virtual clock,此时不用连接到设计，即不用写[get_ports clk_62.5M]
定义好 Clock 之后，为了模拟实际的时钟，可以用 set_clock_uncertainty 来指定实际时钟网络的clock_skew。
set_clock_uncertainty 0.3 [get_clocks core_clk]
2、 set_dont_touch_network
由于时钟信号是驱动大负载的。在综合的时候综合工具会对负载进行估计，从而在该网络上加上一些有足够驱动能力的 buffer 或者反相器（增强驱动能力），以使得电路的上升时间和下降时间能够满足要求。而前端工具无法知道连线的走向和长度，在估计时钟网络的负载时不准确，而且
floorplan 的结果将会影响连线的长度，从而影响连线的负载，因此，前端工具不对大负载的网络进行处理，而把这个工作留到后端。所以在综合的时候需要告诉综合工具不对时钟网络进行处理。
参看《ASIC综合与DC使用》25
set_dont_touch_network clk_name
3、set_dont_touch
用于指定不需要综合工具进行优化的对象，这些对象有单元电路、
子模块、硬核等，使得在综合的时候综合工具可以忽略施加在这些对象
上的限制条件。
set_dont_touch_network [list clk_62_5M rst_n]
set_ideal_network [list clk_62_5M rst_n]//延时分析时认为时钟复位无延时set_false_path 命令用于给出异步电路或者逻辑上不存在的电路，优化的时候所有加在该路径上的限制条件都不予以考虑。如果要取消该设置，使用reset_path命令。
指出异步电路的路径：
如图，由于 CLKA 和 CLKB 是属于不同的时钟晶振，因此，CLKA到 CLKB 的路径是异步电路。
set_false_path –from [get_clocks CLKA] –to [get_clocks CLKB]
set_false_path -through rst_n
###################################
# INPUT TIMING #
################################### 参见笔记图DC时序计算
命令的格式：
set_input_delay –clock clk_name –max max_value –min min_value –add_delay
2）－max 的选项：指定输入的最大延迟，为了满足时序单元建立时间（setup time）
的要求。
3）－min 的选项：指定输入的最小延迟，为了满足时序单元保持时间（hold time）
的要求。
set_input_delay 5.8 -clock clk_62_5M [all_inputs]
remove_input_delay [get_ports [list clk_62_5M rst_n]]//为了去掉像clk、rst_n这些不需要设置输入延时的信号
###################################
# OUTPUT TIMING #
###################################
set_output_delay 5.8 -clock clk_62_5M [all_outputs]
###################################
# DESIGN AREA #
###################################
可以将 max_area 设置为 0，此时综合后的电路肯定不能满足要求，但 DC 会尽量对电路的面积进行优化，达到可能的最小面积，但同时也使得综合后的电路没有“弹性”
set_max_area 0
###################################
# 组合电路#
###################################
set_max_delay set_min_delay
如果电路完全是组合逻辑电路，而没有时钟，可以使用这两条命令直接限制路径的最大最小的延迟。例如，限制一个 reset 信号：由于 reset 信号跨越了不同的模块，因此，一般在顶层模块中对该模块做限制： set_max_delay 5 –from reset
即指定所有 reset 信号出发的路径的最大延迟都为 5限制一个从 IN输入到 OUT输出的最小路径：
set_min_delay 10 –from IN –to OUT
对设置环境和约束的一些报告
###################################
# Check missing or conflicting #
# constraints #
###################################
check_timing
##################################
# Check constraints were correct #
# applied to design #
###################################
report_clock
report_clock -skew
report_port –verbose //报告冗余端口
实例：
由于之前设置的：
set_driving_cell -lib_cell DICE_DELAY_DFF_RN -pin Q -library
DICE_DELAY_DFF_RN_slow [all_inputs]
set_drive 0 [list clk_62_5M rst_n]
所以Pin Load为0；Wire Load为DICE_ DELAY_DFF_RN -pin Q 的驱动能力（电容）0.0279
###################################
# compile & report #
###################################
compile -map_effort medium
report_area
report_timing -max_paths 100
report_power
#report_constraints
report_cell
report_compile_options
report_qor
###################################
# write compiled design database #
###################################
write -format ddc -hier -o $ddc_path$active_design.ddc write -f verilog -h -o $netlist_path$active_design.v write_sdc $sdc_path$active_design.sdc
write_sdf $sdf_path$active_design.sdf
quit
###################################
# Read design file #
###################################
read_ddc fc_ae_1553_rst.ddc
set_dont_touch fc_ae_1553
set active_design asic_top
analyze -format verilog $active_design.v
elaborate $active_design
current_design $active_design
set_svf ./mapped/svf/$active_design.svf
###################################
# Operation condition #
###################################
#set_wire_load_model
set_wire_load_mode enclosed
set_operating_conditions slow
###################################
# Design rule constraint #
###################################
set_max_transition 1.8 [current_design]
set_max_fanout 10 [current_design]
###################################
# CLOCK defintion #
###################################
create_clock -period 7 -waveform [list 0.0 3.0] -name clk_mux_125M [get_pins fc_ae_1553/clk_mux_125M_buf/Y]
#set_clock_latency -source -max 3 [get_clocks clk]
#set_clock_latency -max 3 [get_clocks clk]
#set_clock_transition
#set_clock_uncertainty
create_generated_clock -name clk_62_5M -divide_by 2 -source [get_pins
fc_ae_1553/clk_mux_125M_buf/Y] [get_pins fc_ae_1553/clk_mng/clk_62_5M] create_generated_clock -name clk_local_125M -divide_by 1 -source [get_pins
fc_ae_1553/clk_mux_125M_buf/Y] [get_pins
fc_ae_1553/clk_mng/clk_local_125M_buf/Y]
#create_clock -period 7 -waveform [list 0.0 3.0] -name RXCLK_E [get_ports RXCLK_E]
#create_generated_clock [get_pins fc_ae_1553/clk_mng/RX_CLK_E] -name RX_CLK_E
-divide_by 2 -source [get_ports RXCLK_E]
create_clock -period 40 -waveform [list 0.0 20.0] -name clk_1575 [get_ports clk_1575]
create_clock -period 7 -waveform [list 0.0 3.0] -name RX_CLK_125_I1 [get_pins fc_ae_1553/clk_mng/RX_CLK_125_I1_buf/Y]
create_generated_clock [get_pins fc_ae_1553/clk_mng/RX_CLK_1] -name RX_CLK_1 -divide_by 2 -source [get_pins fc_ae_1553/clk_mng/RX_CLK_125_I1_buf/Y]
create_clock -period 7 -waveform [list 0.0 3.0] -name RX_CLK_125_I2 [get_pins fc_ae_1553/clk_mng/RX_CLK_125_I2_buf/Y]
create_generated_clock [get_pins fc_ae_1553/clk_mng/RX_CLK_2] -name RX_CLK_2 -divide_by 2 -source [get_pins fc_ae_1553/clk_mng/RX_CLK_125_I2_buf/Y]
create_clock -period 18 -waveform [list 0.0 9.0] -name clk_50_M [get_ports clk_50_M]
#create_generated_clock -name clk_local_125M -divide_by 1 -source [get_ports clk_mux_125M] [get_pins fc_ae_1553/clk_mng/clk_local_125M]
set_dont_touch_network [get_ports [list RESET clk_50_M clk_1575 ]]
set_dont_touch_network [get_pins fc_ae_1553/clk_mng/RX_CLK_125_I1_buf/Y]
set_dont_touch_network [get_pins fc_ae_1553/clk_mng/RX_CLK_125_I2_buf/Y]
#set_dont_touch_network [get_pins fc_ae_1553/clk_mng/RX_CLK_E]
set_dont_touch_network [get_pins fc_ae_1553/clk_mng/clk_62_5M]
set_dont_touch_network [get_pins fc_ae_1553/clk_mng/RX_CLK_1]
set_dont_touch_network [get_pins fc_ae_1553/clk_mng/RX_CLK_2]
set_dont_touch_network [get_pins fc_ae_1553/clk_mng/clk_local_125M_buf/Y]
set_dont_touch_network [get_pins fc_ae_1553/clk_mux_125M_buf/Y]
set_false_path -through RESET
set_false_path -from [get_clocks clk_1575] -to [get_clocks RX_CLK_1]
set_false_path -from [get_clocks clk_1575] -to [get_clocks RX_CLK_2]
set_false_path -from [get_clocks clk_1575] -to [get_clocks clk_62_5M]
#set_false_path -from [get_clocks clk_1575] -to [get_clocks clk_mux_125M]
set_false_path -from [get_clocks clk_1575] -to [get_clocks clk_local_125M]
#set_false_path -from [get_clocks clk_mux_125M] -to [get_clocks clk_1575]
set_false_path -from [get_clocks clk_62_5M] -to [get_clocks RX_CLK_1]
set_false_path -from [get_clocks clk_62_5M] -to [get_clocks RX_CLK_2]
set_false_path -from [get_clocks clk_62_5M] -to [get_clocks clk_1575]
set_false_path -from [get_clocks clk_62_5M] -to [get_clocks clk_local_125M]
DC8000使用手册
彩机工作的7个步骤： 1、充电通过充电电极丝给感光鼓表面充上高压电 2、曝光利用感光鼓表面的光导特性，感光鼓表面曝光，形成一定形状不等位的电荷区 3、显影碳粉颗粒在电场作用下吸附在感光鼓表面被曝光的区域 4、转印当打印纸通过转印辊时，被带上与碳粉相反的电荷，使碳粉颗粒按一定 的形状转印到纸上 5、分离纸从感光鼓和转印辊上分离出来 6、定影已经印上文字的打印纸上的碳粉颗粒，需要熔化才能渗透到纸里 7、清洁感光鼓表面的碳粉并未完全被转印到纸上，通过刮刀清理后，并可完成 下一轮转印成像过程。 打印常见问题（人为原因） 1．文件有明显问题（破图，掉字，白页，文件不完整，乱码，出边），但打印前没有预览检查而造成打废； 2. 文件正反错（拼错，位置错，头对头，头对脚设置问题，打印正反错位而导 致废P，纸尺寸有差别而导致错位较大 3．文件尺寸问题，尺寸太满，打不满或太靠边，图像会被打掉 4．印制单上设置与文件设置不符（克度，尺寸，正反面，页数） 5．操作员打完单子后没有提交，其他操作员又打印一遍，造成多打 6．用错纸，克度，铜版，哑粉用错
7．纸中混其它不同克度的纸，导致打废 8．单双面打错，导致单打双，双打单 9．打印薄纸夹纸，特别是80g,128g纸，打印前要多洗纸 10．份数不对，有时输入份数时会输不上去，输入后腰检查份数是否正确11．打印图像有质量问题，但是操作员发完作业后，并没有检查成品图像质量，而造成废P 12．特别强调的是正反套位的问题，打印样后腰检查正反套位是否正常，不正常一定要调整，一般在服务器上调整。 常用配件及耗材
日常操作规 1．颜色管理：a．早班人员每天上午必须校色，并把校色后打印样登记存放b．更换重要零配件（鼓，载体，一次转印辊，二次转印辊，IBT等）候及大修后，要执行校色流程 c．校色步骤（略） 2．调整双面错位： 进入步骤：钥匙键（11111）---- Tools pathway---- machine defaults 2 --- alignment adjustment -----Paper tray 1 --- alignment profile1 ----- Lead registration（调整左右错位值） side registration（调整上下错位值） 在出纸方向，图像太靠下，要调整左右值，按加；图像靠上，按减 注：调整左右值，没有作用时，说明纸尺寸不符合标准（太短或太长）3．电极丝原则上每打印5000P清洁一次，实际中每天要清洁一次 4．每日检查耗材的使用状况，及时备用或更换 5．机器大批量打印时，操作员应时刻监看设备运转情况，以防出现大批量打印错误和复本质量问题 6．大批量打印时，请经常清理接纸盘，总是等到EMPTY OCT提示才拿纸很容易造成接纸盘被压坏 7．打印到一半急停，按UI上粉红色的键或者纸盒是最好的方法，千万不要拉门，这样容易造成卡纸 8．有些人为不可判断的故障恢复，可以重新启动打印机和服务器 9．换鼓时贴上标签（日期, 当前总P数） 10．换新鼓后要打印200P左右再校色 11．加硅油量不要太多，与油槽颈部平行即可 12．IBT支架上右侧红色辊每打印10万P顺时针转一格 13．要轻推纸盒及大抽屉 14．每周日对DC8000进行大的维护保养，即执行DC8000每周日常维护规15．打印机台面上严禁放置矿泉水，酒精等液体，以防漏水造成电路板烧坏 取卡纸的方法，取卡纸请遵照两个原则：
DNDC模型使用手册
DNDC模型使用手册 （ 9.3版本 ） 新罕布什尔大学 地球海洋与空间研究所 2010年1月15日
致谢 我们感谢美国国家科学基金会(NSF)、美国航天与空间总署(NASA)、美国农业部(USDA)、环境保护署(EPA)、国家海洋与大气总署(NOAA)及国家大气研究中心(NCAR/UCAR)自1989年以来为发展DNDC模型所提供的持续支持。世界许多国家的科研人员为该模型的发展做出了贡献，他们或为模型验证提供数据，还为模型添加新的功能。这些研究者包括李长生（Changsheng Li美国）、斯苐夫·富罗京（Steve Frolking美国）、罗伯特·哈里斯（Robert Harriss美国）、里查德·泰瑞（Richard Terry美国）、麦克·凯雷（Michael Keller美国）、帕提克·葛瑞尔（Patrick Crill美国）、安姬·卫紫（Antje Weitz德国）、泰德·派克（Ted Peck美国）、卫理·温岚德（Wayne Wendland美国）、大卫·金克森（David Jenkinson英国）、王英平（Yingping Wang澳大利亚）、庄亚辉（Yahui Zhuang 中国）、戴昭华（Zhaohua Dai中国）、罗尔·布兰特（Roel Plant 荷兰）、周叶（Ye Zhou中国）、张宇（Yu Zhang中国）、林清华（Qinghua Lin中国）、王晓科（Xiaoke Wang中国）、富罗里安·史坦格（Florian Stange德国）、克劳斯·布特巴赫-巴尔（Klaus Butterbach-Bahl德国）、汉斯·帕潘（Hans Papen德国）、索菲亚·泽克美斯特-波坦斯顿（Sophie Zechmeister-Boltenstern奥地利）、郑循华（Xunhua Zheng中国）、孙建中（Jianzhong Sun中国）、秦晓光（Xiaoguang Qin中国）、斯蒂夫·佳伟斯（Steve Jarvis英国）、布朗尼·斯依德（Bronwyn Syed英国）、劳娜·布朗（Lorna Brown英国）、雷·德斯佳丁（Ray Desjardins加拿大）、沃特·斯密思（Ward Smith加拿大）、布莱安·格兰特（Brian Grant 加拿大）、 罗·萨斯（Ron Sass美国）、黄燿（Yao Huang中国）、蔡祖聪（Zucong Cai中国）、康国鼎（Guoding Kang中国）、佳瑞亚· 波佳瓦特（Jariya Boonjawat泰国）、鹤田治雄（Haruo Tsuruta 日本)、泽本卓治（Ta kuji Sawamoto 日本)、小林和彦（Kazuhiko Kobayashi日本)、邱建军（Jianjun Qiu中国）、拉福·柯斯（Ralf Kiese德国）、卡尔·特伦蒂（Carl Trettin美国）葛荪（Sun Ge美国）、徐成一（Cheng-I Hsieh台湾）、雷纳德·莱姆克（Reynald. Lemke加拿大）、瑟雷德·萨喀（Surinder Saggar新西兰）、罗波·安德欧（Robbie Androw新西兰）、阿温·缪斯（Arvin Mosier美国）、卡罗斯·爱得阿多（Carlos Eduardo巴西）、程根伟
DC-DC模块电源应用手册
DC/DC 模块电源 应用手册 广州德励电子科技有限公司 二零零七年三月二十二日
目 录 一、基本术语解释 (1) 输入电压范围（Input Voltage Range） (1) 负载电压调整率（Load Voltage Regulation） (1) 输入（线性）电压调整率（Line Voltage Regulation） (1) 输出电压精度（Ouput Voltage Accuracy） (1) 输入和输出波纹电压（Input and Output Ripple） (1) 输入与输出隔离电压（Input to Output Isolation） (1) 绝缘阻抗（Insulation Resistance） (1) 全负载效率（Efficiency at Full Load） (1) 温度漂移(Temperature Drift) (1) 温升（Temperature above Ambient） (1) 开关频率（Switching Frequency） (1) 空载功耗（No Load Power consumption） (1) 隔离电容（Isolation Capacitance） (1) 平均无故障时间（Mean Time Between Failure）[MTBF] (1) 躁声(Noise) (1) 工作温度范围（Operating temperature range） (2) 二、电源的设计及选用 (3) 确定电源规格 (3) 系统配电设计 (4) 三、电源的测试 (7) 开尔文四端测试法 (7) 模块的性能 (7) 四、电源的应用 (11) 隔离（Isolation） (11) 串联使用（Connecting DC/DC Converters in Series） (11) 并联使用（Connecting DC/DC Converters in Parallel） (11) 模块并联使用的推荐值 (12) 滤波（Filtering） (12) 输出滤波计算 (12) 限制涌浪电流（Limiting Inrush Current） (13) 容性负载 (13) 隔离电容和漏电流 (13) 过载保护 (14) 输入欠压保护 (15) 无负载过压上锁 (15) 输入短路保护 (15) EIA-232接口 (16) 隔离数据采集系统 (16) 远距离传输 (16) 减小噪声 (17) 电磁兼容 (17)
ubuntu中DC安装详细教程(修改版)
说明:本教程在ubuntu10.04 之后,一直到ubuntu11.10 上验证成功,在之前的版本应该也以。 首先表示歉意。由于之前发的那个教程在破解的地方少截了一张图，部分人无法找到文件，造成无法破解，对那些已经下载了的朋友造成误导，表示歉意。为了能使更多的人正确破解并应用这个强大的软件，所以在此重新安装一次，并编写教程，顺便改正上次其他的几个小错误。 1、准备安装文件(setup 文件夹),内容如下图: 2、在主目录下建立soft 文件夹,并在soft 文件夹下建立dc2012，在dc2012 下新建dc、scl 文件夹,同时把setup 文件夹也拷贝到soft 文件夹下(本教程中,主目录为lbq 文件夹，在上步骤中，已经把setup 文件夹拷贝到soft 文件夹下了)。 3、由于早期的ubuntu 默认没有安装csh,需要先打开终端,运行sudo apt-get install csh,11.04版之后的好像都默认安装了。然后在ubuntu 软件中心中搜索wine,并安装成功(在后面的破解中需要用到wine)。 4、开始安装。如下图,按照图中所示路径，进入到该文件夹中,右键单击setup.sh,“” 点击属性,打开选中允许以程序执行文件(E)”。 权限标签, “ “”
5、右键单击setup.sh,“” 点击打开,如下图6“” 、点击运行,如下图: 7“ 、点击Start”,如下图:
8、选择所要安装软件dc “ 的原程序路径。点击Browse...”,选择路径如下图所示: 9“ 、点击Done”,如下图所示:
10“ 、一路Next”,遇到的几处选择如下几幅图所示,紫色表示选择。
中文DC文档
max_transition可以定义为上升或下降电阻和线网负载的乘积，除了工艺库中提供的，用户也可自己定义，而实际采用的是最严格的那个定义值。 相比较max——transition并不直接控制线网的实际电容，而max_capacitance作为直接控制电容的限制而提出的。但是其cost function是基于总的电容而不是瞬态时间。二者可以同时定义。没有违反约束的定义是：驱动pin或者是port的max capacitance大于或者是等于所有被驱动管的电容之和。 Max transition和max fanout 和max capacitance可以用来决定设计中的buffer个数。―――影响时间参数 优化约束―――对时间的约束优先于对面积的约束。在满足对面积的约束之前，会尽量的考虑满足对时间约束条件的满足。 对时间的约束―――－时序电路中通过对时钟的定义来达到，set input delay和set output delay。 ――――组合电路通过对set max delay和set min delay来设定点点之间的时间延迟，max delay通过设定set max delay和creat clock来达到； 而min delay通过设定set min delay和对保持时间的要求来达到。其中的使用set fix hold来固定保持时间。 优化的过程就是减少代价函数的过程――包括设计规则代价函数和优化代价函数。Max delay cost；min delay cost；max power cost；max area cost； 其中max delay cost是代价函数中具有最优权。 Max delay cost的计算：最差的违背和每个路径组的权重之积――worst violation；path group； 当设计不能满足时序单元的建立时间的要求的时候，违背就发生了。一般，把由一个时钟约束的路径组合成一个路径组，这样每个时钟都建立了一个单独的路径组，而剩余的路径组合成默认的路径组，如果在没有时钟的情况下，所有的路径都组合成一个默认的路径组。而综合总是针对路径进行的，所以很容易给每个路径定义其权重。如：max delay cost＝1×1＋1×2＋1×3＝6 min delay cost次重。与路径无关，是所有的最差的min delay违背之和，当实际的延迟时间小于设定的期望的延迟时间的时候，违背就发生了。如：min delay＝1＋2＋3＝6 max power是用于ECL电路中。 综合时候的时钟设定： 设定时钟树的时候，使用set dont touch network来设定时钟的dont touch参数值，防止 buffers。 Synopsys的STA不报告时序单元中针对时钟管脚的延迟（认为是理想状态－0）。如果时钟经过门单元的话，则不能认为时钟延迟是0，所以也要设定set clock skew－proagated选项来得到非零的时钟延迟，如果ASIC提供商已经定义了相对于时序单元管脚的潜在的时钟skew的上限的话，可以用set clock skew －uncertainty来定义skew。在设定完时钟之后，我们要使用set input delay和set output delay－option来设定输入输出端口的时间设定。用set multicycle path来设定复合时钟。
dc使用教程
DC使用说明 文件说明：在进行下面的演示时需要用到两个文件，一个是example1.v，它是描述一个电路的verilog代码，我们的目标就是用DC综合这个代码得到满足约束条件的电路网表；另一个是dc.scr，它是综合example1.v的脚本文件。这两个文件都在/home/student1000目录下，大家把它们拷贝到自己的目录下，以备使用。DC既可使用图形界面，也可不使用图形界面而直接运行脚本来综合电路。 一、DC图形界面的使用。 1.DC图形界面的启动 1.1 打开一个终端窗口，写入命令dv –db_mode，敲入回车。 则DC图形界面启动，如下图所示
红框处是DC的命令输入框，以下在图形界面上的操作都可以在命令输入框中输入相应的命令来完成。 选择Help----- Man Pages可以查看DC的联机帮助。相应指令：man。例：man man表示 查看man命令的帮助。man create_clock表示查看creat_clock命令的帮助。
2.设置库文件 选择File---- Setup 需要设置以下库文件，如下图。 相应指令： set search_path [list /tools/lib/smic25/feview_s/version1/STD/Synopsys \ /tools/lib/smic25/feview_s/version1/STD/Symbol/synopsys] set target_library { smic25_ff.db } set link_library { smic25_ff.db smic25_ss.db } set symbol_library { smic25.sdb }