典型同步时序电路

时序逻辑电路试题

第五章时序电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为的计数器。 》 5.N个触发器可以构成能寄存位二进制数码的寄存器。 +1 6．五个D触发器构成环形计数器，其计数长度为。 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要个触发器。 [ 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同 步二进制计数器，最少应使用级触发器。 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。

13．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8 位，完成该操作需要 时间。 μS μS μS [ 14.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+，则J K 端的方程为 。 =A B ，K =B A + =A B ，K =B A =B A +，K =A B =B A ，K =A B 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。 16．若要设计一个脉冲序列为10的序列脉冲发生器，应选用 个触发器。 二、判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和存储器两部分组成。（ ） 2．组合电路不含有记忆功能的器件。（ ） ~ 3．时序电路不含有记忆功能的器件。（ ） 4．同步时序电路具有统一的时钟CP 控制。（ ） 5．异步时序电路的各级触发器类型不同。（ ） 6．环形计数器在每个时钟脉冲CP 作用时，仅有一位触发器发生状态更新。（ ） 7．环形计数器如果不作自启动修改，则总有孤立状态存在。（ ） 8．计数器的模是指构成计数器的触发器的个数。（ ） 9．计数器的模是指对输入的计数脉冲的个数。（ ） 10．D 触发器的特征方程Q n +1=D ，而与Q n 无关，所以，D 触发器不是时序电路。（ ） 11．在同步时序电路的设计中，若最简状态表中的状态数为2N ，而又是用N 级 触发器来实现其电路，则不需检查电路的自启动性。（ ） 12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（ ） < 13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使 用同步二进制计数器。（ ） 14．利用反馈归零法获得N 进制计数器时，若为异步置零方式，则状态S N 只是 短暂的过渡状态，不能稳定而是立刻变为0状态。（ ）

同步时序逻辑电路的习题 数字逻辑

第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点：a 、有存储电路（记忆元件）；有组合电路（特殊时可没有） b 、包含反馈电路，电路功能与“时序”相关 c 、输出不仅与输入（X ）有关，而且与存储状态（Y ）有关 分类：（1）Mealy 型 Z ＝F （X ，Q ） 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore 型 Z ＝F （Q ） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系） 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y ＝F （X ，Q ） //现态Q 就是上图存储电路原始的输出y k （2）次态函数表达式：电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1＝F （Y ，Q ） //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 （3）输出函数表达式：电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z ＝F （X ，Q ） Moore 型 Z ＝F （Q ） 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 ｝ 输出 输出 所有输入 现态

同步时序电路的设计步骤

同步时序电路的设计步骤 同步时序电路的设计步骤 同步时序电路的分析是根据给定的时序逻辑电路，求出能反映该电路功能的状态图。状态图清楚地表明了电路在不同的输入、输出原状态时，在时钟作用下次态状态的变化情况。同步时序电路的设计的设计是分析的反过程，其是根据给定的状态图或通过对设计要求的分析得到的状态图，设计出同步时序电路的过程。 这里主要讨论给定状态图的情况下的同步时序电路的设计，对于具体的要求得到状态图的过程一般是一个较复杂的问题，这是暂不讲。根据已知状态图设计同步时序电路的过程一般分为以下几步： 1.确定触发器的个数。首先根据状态的个数来确定所需要触发器的个数，如给定的状态个数为n，由应满足 n≤2K,K为实现这来状态所需要的触发器的个数。（实际使用时可能给定的状态中存在冗余项，这时一般还须对状态进行化简。） 2.列出状态转移真值表。根据状态列出状态转移真值表，也称状态表、状态转移表。 3.触发器选型。选择合适的触发器，通常可选的触发器有：JK-FF,D-FF,T-FF,一般使用较广的为JK-FF。根据状态图和给出的触发器的型号写出其输入方程，通常在写输入方程时须对其进行化简，以使电路更简单。 4.求出输出方程。根据状态表，求出输出逻辑函数Z的输出方程，还过有些电路没有独立的输出，这一步就省了。 5.画出逻辑图。根据输入方程、输出方程画出逻辑电路图。 6.讨论设计的电路能否自启动。在设计的电路中可能出现一些无关的状态，这些状态能否经过若干个时钟脉冲后进行有效的状态。 同步时序电路设计举例 例按下图状态图设计同步时序电路。 1.根据状态数确定触发器的数目：由状态图可以看出，其每个状态由两个状态，故可用两个触发器。其变量可 用Q 1,Q 表示； 2.根据状态图列出状态表：状态表的自变量为输入变量x和触发器当前状态Q 1 n,Q n，而应变量为触发器的次态 Q 1n+1Q n+1、及输出z，列表时将自变量的所有组合全部列出来，其中当Q 1 n Q n=01的状态为不出现，其输出可看作任意 项处理。

第五章时序逻辑电路

第五章时序逻辑电路

第五章 触发器 本章教学目的、要求： 1. 掌握各种触发器的逻辑功能和工作原理。 2. 熟悉各种触发器的电路结构及动作特点。 3. 了解不同功能触发器之间的相互转换。 重点：触发器的逻辑功能和动作特点。 难点：触发器的不同电路结构及各自的动作特点。 第一节 概 述 触发器:(Flip-Flop)能存储一位二进制信号的基本单元。用FF 表示。 特点： 1．具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。 2．根据不同的输入信号可以置成 1 或 0 状态。 根据电路结构不同分为：基本RS 触发器、同步RS 触发器、主从触发器、边沿触发器。 按逻辑功能分：RSFF 、DFF 、JKFF 、TFF 等。 3．根据存储数据的原理不同分为：静态触发器和动态触发器。 第二节 SR 锁存器 一、电路结构与工作原理 1.电路结构和工作原理： 触发器的1状态：0,1='=Q Q 触发器的0状态：1,0='=Q Q ① 当R'D =0， S' D =1时，无论触发器原来处于什么状态，其次态一定为0，即Q =0，Q' =1，称触发器处于置0(复位)状态。 ② 当R'D =1，S'D =0时，无论触发器原来处于什么状态，其次态一定为1，即Q =1，Q'=0， S R 图形符号 Q Q ' D 'S D 'R 置位端 或置1 复位端 或 Q Q ' D 'S D 'R 电路结构

称触发器处于置1(置位)状态。 ③ 当R'D =1，S'D =1时，触发器状态不变，即Q *=Q ，称触发器处于保持(记忆)状态。 ④ 当R'D =0，S'D =0时，两个与非门输出均为1(高电平)，此时破坏了触发器的互补输出关系，而且当R'D 、S'D 同时从0变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Q *=?，这种情况是不允许的。因此规定输入信号R'D 、S'D 不能同时为0，它们应遵循R'D + S'D =1的约束条件。 从以上分析可见，基本RS 触发器具有置0、置1和保持的逻辑功能，通常称S'D 为置1端或置位(SET)端，R'D 称为置0或复位(RESET)端，因此该触发器又称为置位—复位(SetReset)触发器或R D S D 触发器，其逻辑符号如上图所示。因为它是以R'D 和S'D 为低电平时被清0和置1的，所以称R'D 、S'D 低电平有效，且在图中输入端加有小圆圈。 2．逻辑功能的描述 ①特性表 用与非门构成的基本RSFF 也可用右表描述。 只需将表中的R'D 和S'D 看作是该触发器输入信号 ②特性方程： ③状态转换图：(简称状态图) *='+=D D D D R S Q R S Q R = 0 R = ×S =0S =× R =0 R = 1S = 0 置1 置0 不允许 保持

实验十 Moore型同步时序逻辑电路的分析与设计

实验十Moore型同步时序逻辑电路的分析与设计 一．实验目的： 1.同步时序逻辑电路的分析与设计方法 2.掌握时序逻辑电路的测试方法。 二．实验原理： 1.Moore同步时序逻辑电路的分析方法： 时序逻辑电路的分析，按照电路图（逻辑图），选择芯片，根据芯片管脚，在逻辑图上标明管脚号；搭接电路后，根据电路要求输入时钟信号（单脉冲信号或连续脉冲信号），求出电路的状态转换图或时序图（工作波形），从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法： （1）分析题意，求出状态转换图。 （2）状态分析化简：确定等价状态，电路中的等价状态可合并为一个状态。（3）重新确定电路状态数N，求出触发器数n，触发器数按下列公式求：2n-1

（7）利用卡诺图如图2，求状态方程、驱动方程。 （8）自启动检验：将各无效状态代入状态方程，分析状态转换情况，画出完整的 状态转换图，如图3所示，检查是否能自启动。

第五章 同步时序逻辑电路的习题 数字逻辑

第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点：a 、有存储电路（记忆元件）；有组合电路（特殊时可没有） b 、包含反馈电路，电路功能与“时序”相关 c 、输出不仅与输入（X ）有关，而且与存储状态（Y ）有关 分类：（1）Mealy 型 Z ＝F （X ，Q ） 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore 型 Z ＝F （Q ） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系） 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y ＝F （X ，Q ） //现态Q 就是上图存储电路原始的输出y k （2）次态函数表达式：电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1＝F （Y ，Q ） //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 （3）输出函数表达式：电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z ＝F （X ，Q ） Moore 型 Z ＝F （Q ） 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 ｝ 输出 输出 所有输入 现态

同步时序逻辑电路分析与设计

“电工学（二）数字逻辑电路”课程实验报告 实验/实训项目同步时序逻辑电路分析与设计 实验/实训地点 实验/实训小组 实验/实训时间 专业电器工程及其自动化 班级 姓名 学号 指导老师

过程、步骤、代一、实验原理 1. 集成计数器74LS290功能测试。 74LS290是二一五一十进制异步计数器，逻辑简图为图5.1所示。 74LS290具有下述功能： 直接置0（R 0(1),R 0(2)=1）,直接置（S 0(1),S 0(2)=1） 二进制计数（CP 1输入Q A 输出） 五进制计数（CP 1输入Q A Q B Q C 输出） 十进制计数（两种接法如图5.2A 、B 所示） 按芯片引脚图分别测试上述功能，并填入表5.1、表5.2、表5.3中。 图5.1 74LS290逻辑图

图5.2 十进制计数器 2. 计数器级连 分别用2片74LS290计数器级连成二一五混合进制、十进制计数器。 （1）画出连线电路图。 （2）按图接线，并将输出端接到LED 数码显示器的相应输入端，用单脉冲作为输入脉冲验证设计是否正确。 （3）画出四位十进制计数器连接图并总结多级计数级连规律。 3. 任意进制计数器设计方法 采用脉冲反馈法（称复位法或置位法），可用74LS290组成任意（M ）计数器，图5.3是用74LS290实现模7计数器的两种方案，图（A ）采用复位法，即计到M 异步置0，图（B ）采用置位法，即计数计到M-1异步置0。 表5.1 功能表 R 0(1) R 0(2) S 0(1) S 0(2) 输出 Q D Q G Q B Q A H H L X H H X L X X H H X L X L L X X L X L L X 表5.2 二一五混合时制 计数 输出 Q A Q D Q G Q B 0 1 2 3 4 5 6 7 8 9

第5章 时序逻辑电路思考题与习题题解

思考题与习题题解 5-1填空题 （1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。 （2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 （3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 （4）要组成模15计数器，至少需要采用 4 个触发器。 5-2 判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√）（4）计数器的模是指构成计数器的触发器的个数。（×） 5-3 单项选择题 （1）下列电路中，不属于组合逻辑电路的是（D）。 A.编码器 B.译码器 C. 数据选择器 D. 计数器 （2）同步时序电路和异步时序电路比较，其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 （3）在下列逻辑电路中，不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器 （4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。 A.10μS B.80μS C.100μS D.800ms （5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。 A.6 B.7 C.8 D.10 （6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。 A.10 B.15 C.32 D.32768 （7）一位8421BCD码计数器至少需要（B）个触发器。 A.3 B.4 C.5 D.10

第五章同步序电路

第五章同步时序电路 5.1、分析图5—83所示时序电路，作出它的状态表和状态图。作出电平输入X 序列为1011100 时电路的时序图。 解：n n Q X D Q ⊕==+1 n XQ Z = 5.2、分析图5—84所示时序电路，作出它的状态表和状态图并作当X 1=1111110及X 2=0110110 时的时序图（设触发器初态为“00”）。 解：n XQ J 01= X K =1 X J =0 n XQ K 10= n n n n n n XQ XQ XQ Q XQ Q 1011011+=+=+ n n n n n n XQ Q X Q XQ Q X Q 1001010+=+=+ n n Q XQ Z 10= CP X 图5—84 1/1 0/1 X 0 1 0 1 0/1 1/1 1/1 0/0 n Q +n Q n Q Z 初态为“1” n n Q Q 01 X/Z X 1+n Q 0+n Q Z X 1+n Q 0+n Q Z “1”

5.3、分析图5—85所示时序电路，作出它的状态图和时序图。起始状态Y 2Y 1Y 0=000。 解：n n n Q Q D Q 02010==+ n n n n n n n Q Q Q Q Q Q D Q 010101111⊕=+==+ n n n n Q Q Q D Q 012212==+ 逻辑功能：可自启动的同步五进制加法计数器。 5.4、画出图5—86所示时序电路的状态图和时序图，起始状态为Y 3Y 2Y 1Y 0=0001。 逻辑功能：移位寄存器型四进制计数器。 5.5、画出图5—87图所示同步十进制减法计数器的状态图和时序图。 状态图：n n n n Q Q Q Q 1234 D CP Q Q D CP Q Q D CP Q Q + CP 0 1 2 图5—85 Q 2n Q 1n Q 0n Q 2n+1Q 1n+1Q 0n+1 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 0 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 0 0 010 000 001 011 100 111 101 110 n n Q Q Q 012 Q Q J K 3 Q Q J K 2 Q Q J K 1 Q Q J K 0 图5—86 Y 2 Y 3 Y 3 Y 2 Y 1 Y 0 0001 1000 0100 0010 n n n Q Q Q J 1234= n Q K 14= n n Q Q J 143= n n Q Q K 123= n n n Q Q Q J 1342= n Q K 12= 1 11==K J n n n n n n n Q Q Q Q Q Q Q 14123414+=+ n n n n n n n Q Q Q Q Q Q Q 31213413)(++=+ n n n n n n n Q Q Q Q Q Q Q 12123412)(++=+ 1001 1000 0111 0110 0101 0100 0011 0010 0001 0000 /0 /0 /0 /0 /0 /0 /0 /0 /0 /1 /0 1010 1011 1110 1111 1100 1101 /0 /0 /0 /0 1 4+n Q CP 13+n Q 12+n Q 1 1+n Q Z n n Q Q 111=+ n n n n Q Q Q Q Z 1234= 时序图：

第5章--时序逻辑电路习题解答

5-1 分析图5.77所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。 CLK Z 图5.77 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=?? =?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 12 1()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=??e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图

1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图5.78所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图5.78 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为： 01n n Y AQ Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示

Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图5.79(a)所示，其输入波形如图5.79 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图5.79 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为： 0010110001101101 1, ,n n n n n n n n n n J X K X J XQ K X Q X Q XQ X Q XQ Q XQ XQ XQ Y XQ ++?==??==???=+=?? ?=+=+?= 根据状态方程和输出方程，可分别做出11 10,n n Q Q ++和Y 的卡诺图，如表5-1所示。由此 做出的状态转换图如图题解5-3（a)所示，画出的时序图如图题解5-3（b ）所示。

同步时序逻辑电路的分析方法

时序逻辑电路的分析方法 时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。 同步时序逻辑电路的分析方法 同步时序逻辑电路的主要特点：在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。 1、基本分析步骤 1）写方程式： 输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。 驱动方程：各触发器输入端的逻辑表达式。 状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。 2）列状态转换真值表： 将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。如现态的起始值已给定时，则从给定值开始计算。如没有给定时，则可设定一个现态起始值依次进行计算。 3）逻辑功能的说明： 根据状态转换真值表来说明电路的逻辑功能。 4）画状态转换图和时序图： 状态转换图：是指电路由现态转换到次态的示意图。 时序图：是在时钟脉冲CP作用下，各触发器状态变化的波形图。 5）检验电路能否自启动 关于电路的自启动问题和检验方法，在下例中得到说明。

2、分析举例 例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。 解：由上图所示电路可看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上。因此，它是一个同步时序逻辑电路，时钟方程可以不写。 ①写方程式： 输出方程： 驱动方程： 状态方程： ②列状态转换真值表： 状态转换真值表的作法是： 从第一个现态“000”开始，代入状态方程，得次态为“001”，代入输出方程，得输出为“0”。

实验二时序电路的设计及显示

实验二时序电路的设计及显示 一、实验目的： 1．了解教学系统中8位八段数码管显示模块的工作原理，设计标准扫描驱动电路模块，以备后面实验调用。 2．会电路图输入方法和VHDL语言方法输入的混合使用。 二、硬件要求： 1．GW48EDA/SOPC+PK2实验系统。 三、实验内容及预习要求： 1．计数器（counter）： 计数器（counter）是数字系统中常用的时序电路，因为计数是数字系统的基本操作之一。计数器在控制信号下计数，可以带复位和置位信号。因此，按照复位、置位与时钟信号是否同步可以将计数器分为同步计数器和异步计数器两种基本类型，每一种计数器又可以分为进行加计数和进行减计数两种。在VHDL描述中，加减计数用“＋”和“－”表示即可。 （1）同步计数器： 同步计数器与其它同步时序电路一样，复位和置位信号都与时钟信号同步，在时钟沿跳变时进行复位和置位操作。例2-1为带时钟使能的同步4位二进制减法计数器的VHDL模型：

count是一个带时钟使能的同步4位二进制减法计数器，计数范围F～0。每当时钟信号或者复位信号有跳变时激活进程。如果此时复位信号clr有效（高电平），计数器被复位，输出计数结果为0；如果复位信号无效（低电平），而时钟信号clk出现上升沿，并且计数器的计数使能控制信号en有效（高电平），则计数器count自动减1，实现减计数功能。图S2-1为带时钟使能的同步4位二进制减法计数器的仿真波形图： 图S2-1 带时钟使能的同步4位二进制减法计数器的仿真图形 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count IS PORT(clk,clr,en : IN STD_LOGIC; qa,qb,qc,qd : OUT STD_LOGIC); END count; ARCHITECTURE ONE OF count IS SIGNAL count_4 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN qa <= count_4(0); qb <= count_4(1);

第5章时序逻辑电路思考题与习题题解

思考题与习题题解 5-1 填空题 （1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。 （2）构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。 （3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。 （4）要组成模15计数器，至少需要采用 4 个触发器。 5-2 判断题 （1）异步时序电路的各级触发器类型不同。（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。（√） （4）计数器的模是指构成计数器的触发器的个数。（×） 5-3 单项选择题 （1）下列电路中，不属于组合逻辑电路的是（D）。 A.编码器 B.译码器 C. 数据选择器 D. 计数器 （2）同步时序电路和异步时序电路比较，其差异在于后者( B )。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 （3）在下列逻辑电路中，不是组合逻辑电路的有( D )。 A.译码器 B.编码器 C.全加器 D.寄存器 （4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。 μS μS μS （5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。 （6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。

同步时序逻辑电路的分析

同步时序逻辑电路的分析 一.分析的目的：得出时序电路的逻辑功能。 二.分析的方法(步骤)： 1、写方程式 （1）时钟方程：CP的逻辑式 （2）输出方程：时序电路输出逻辑表达式，它通常为现态的函数。 （3）驱动方程：各触发器输入端的逻辑表达式。 （4）状态方程：把驱动方程代入相应的触发器的特性方程，即可求出各个触发器次态输出的逻辑表达式。 2、列真值表； 3、画状态转换图； 4、画时序图； 5、逻辑功能说明：由状态表归纳说明给定的时序电路的逻辑功能； 6、检查电路能否自启动。 注意：常见时序电路： 1）计数器：同（异）步N进制加（减）法计数器。2）寄存器 三．时序逻辑电路中的几个概念说明

1.有效状态与有效循环 有效状态：在时序电路中，凡是被利用了的状态，都称为有效状态。 有效循环：在时序电路中，凡是有效状态形成的循环，都称为有效循环。 2.无效状态与无效循环 无效状态：在时序电路中，凡是没有被利用的状态，都叫无效状态。 无效循环：在时序电路中，如果无效状态形成了循环，那么这种循环就称为无效循环。 3.电路能自启动与不能自启动 能自启动：在时序电路中，虽然存在无效状态，但是它们没有形成循环，这样的时序电路叫能够自启动的时序电路。 不能自启动：在时序电路中，既有无效状态存在，且它们之间又形成了循环，这样的时序电路被称之为不能自启动的时序电路。在这种电路中，一旦因某种原因使循环进入无效循环，就再也回不到有效状态了，所以，再要正常工作也就不可能了。 四．同步时序电路的分析举例

例1 试分析如图所示的时序电路的逻辑功能 Y CP 解：（1）写方程式 时钟方程： CP CP CP CP ===210 输出方程： n n n Q Q Q Y 012= 驱动方程： n Q J 20= n Q K 20= n Q J 01= n Q K 01= n Q J 12= n Q K 12= 状态方程：把驱动方程分别代入特性方程 JK 触发器的特性方程：n n n Q K Q J Q +=+1 （6-2-4），得状态方程： n n n n n n n n Q Q Q Q Q Q K Q J Q 20202000010=+=+=+ （） n n n n n n n n Q Q Q Q Q Q K Q J Q 010********=+=+=+ n n n n n n n n Q Q Q Q Q Q K Q J Q 12121222212=+=+=+ （2）列状态表 依次假设电路得现态n n n Q Q Q 012 ，代入状态方程式和输

第5章时序逻辑电路习题解答

CLK Z 图 题 5-1图 解：从给定的电路图写出驱动方程为： 0012 10 21()n n n n n D Q Q Q D Q D Q ?=??=??=?? e 将驱动方程代入D 触发器的特征方程D Q n =+1 ，得到状态方程为： 10012110 121()n n n n n n n n Q Q Q Q Q Q Q Q +++?=??=??=?? e 由电路图可知，输出方程为 2 n Z Q = 根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。 题解5-1(a ）状态转换图

1 Q 2/Q Z Q 题解5-1(b ）时序图 综上分析可知，该电路是一个四进制计数器。 5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入变量。 Y A 图 题 5-2图 解：首先从电路图写出驱动方程为： () 0110101()n n n n n D AQ D A Q Q A Q Q ?=? ?==+?? 将上式代入触发器的特征方程后得到状态方程 () 1011 10101()n n n n n n n Q AQ Q A Q Q A Q Q ++?=? ?==+?? 电路的输出方程为：

01n n Y AQ Q 根据状态方程和输出方程，画出的状态转换图如图题解5-2所示 Y A 题解5-2 状态转换图 综上分析可知该电路的逻辑功能为： 当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位； 当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。 5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。 X (a) 电路图 1234CLK 5678 X (b)输入波形 图 题 5-3图 解：电路的驱动方程、状态方程和输出方程分别为：

第五章同步时序逻辑电路的习题数字逻辑知识讲解

第五章同步时序逻辑电路的习题 一、基本知识点 1时序逻辑电路的一般结构 特点：a 、有存储电路(记忆元件)；有组合电路(特殊时可没有) b 、 包含反馈电路，电路功能与“时序”相关 c 、 输出不仅与输入(X )有关，而且与存储状态(Y )有关 分类：(1) Mealy 型 Z = F ( X , Q ) 输出是电路的输入和现态的函数 (注意输出与输入有直接关系) 过去输入 --------- ?现态 1 -- ?- 输出 现在输入 (2) Moore 型 Z = F ( Q ) 输出仅仅是电路现态的函数 (注意输出与输入 没有直接关系) 同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在 统一时钟信号控制下同步发生。 异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制， 输入信号的变 化将直接引起电路状态的变化。 〃本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用 3组函数表达式完整地描述。 (1) 激励函数表达式： 存储电路输入 Y 与电路输入X 和现态Q 之间的关系 Y = F (X , Q ) //现态Q 就是上图存储电路原始的输出 y k (2) 次态函数表达式： 电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1 = F (Y , Q ) //次态Q n+1就是上图存储电路再次触发后的输出 y k n+1 (3) 输出函数表达式： 电路的输出Z 和输入X 和当前现态Q 的关系 输 入 信 号 X 2 X 1 y s X n 输 出 信 号 所有输入 *现态 ---------- ? 输出

第五章时序逻辑电路

第五章时序逻辑电路 教学目标、要求：掌握时序逻辑电路的概念；熟练掌握时序逻辑电路的分析与设计方法；熟练掌握计数器、寄存器和存储器的原理；掌握反馈归零、置数法构成N进制计数器；掌握RAM、ROM、PLD、CPLD的功能及使用方法；了解其电路结构和工作原理，了解FPLA的阵列结构与编程方法。 内容提要：时序电路的基本分析与设计方法；计数器；寄存器和存储器；可编程逻 辑器件。 重点、难点：同步时序电路的一般分析方法；计数器的一般分析方法；；用集成计数器构成N进制计数器；寄存器的工作原理。 教学方法：启发式、讨论式、探究时，理论、实验和实际应用有机结合。 教学学时：12学时 概述 一、时序电路的特点 组合逻辑电路基本单元是门电路，没有记忆功能； 时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。 时序电路结构框图如图5.1所示。 图5.1 时序逻辑电路结构方框图 时序逻辑电路由组合电路和存储电路两部分构成。 二、时序电路逻辑功能的表示方法 时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。 ? ? ? ?? ? ? = = = = = = +t k Q Q Q W W W H Q r j Q Q Q X X X G W m i Q Q Q X X X F Y n q n n r k n k n q n n p j j n q n n p i i , ,2,1 ) , , , ; , , , ( , ,2,1 ) , , , ; , , , ( , ,2,1 ) , , , ; , , , ( 2 1 2 1 1 2 1 2 1 2 1 2 1 Λ Λ Λ Λ Λ Λ Λ Λ Λ 输出方程、激励方程、状态方程

时序逻辑电路——60进制同步计数器的实现

时序逻辑电路 ——60进制同步计数器的实现及其改进电路一、题目： 试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。 图2 二、分析： 这个实验要求用同步加法计数器74LS161构成60进制加法计数器，并用555产生脉冲信号，不妨把这个设计分成时钟信号生成的设计和计数器的设计。 时钟输入信号的设计： 555定时器简介 555定时器是一种模拟电路和数字电路相结合的中规模集成器件，它性能优良，适用范围很广，外部加接少量的阻容元件可以很方便地组成单稳态触发器和多谐振荡器，以及不需外接元件就可组成施密特触发器。因此集成555定时被广泛应用于脉冲波形的产生与变换、测量与控制等方面。 下图为用555定时器设计的多谐振荡器的电路图及其电路产生的波形。

由多谐振荡器原理，结合上图可知其振荡周期 12 T T T =+。1T 为电容充电时间， 2 T 为电容放电时间。 充电时间 11212()ln 20.7()T R R C R R C =+≈+ 放电时间 222ln 20.7T R C R C =≈ 矩形波的振荡周期121212ln 2(2)0.7(2)T T T R R C R R C =+=+≈+ 555组成的多谐振荡器实际电路参数的选择： 由于实际电路所给的器件有限，其R 1 = R 2 =510 K Ω，RC 振荡器电容为1uF ，五号管脚所接的Cs 为 10PF 。所以其振荡周期为 T = =1.53*0.7=1.071s ，所以其周期为约为1s. 60进制加法计数器的设计： 74LS161简介： 74LS161 为可预置的4 位二进制同步计数器,它可以灵活的运用在各种数字电 路，以及单片机系统种实现分频器等很多重要的功能其管脚图如下：

第五章 时序逻辑电路

第五章时序逻辑电路-单元测验 返回 已经超过规定的测试次数或提交截止时间已过。你可以作为自我学习进行测验，但提交的结果将无法获得学分。 1 单选(2分) 同步计数器是指的计数器。 得分/总分 ? A. 可用前级的输出做后级触发器的时钟 ? B. 各触发器时钟端连在一起，统一由系统时钟控制 ? C. 由同类触发器构成 ? D. 可用后级的输出做前级触发器的时钟 正确答案：B你没选择任何选项 2 单选(2分) 下图为74LS161和7485组成的计数分频电路，则该计数器的模值为。

得分/总分 ? A. 8 ? B. 5 ? C. 7 ? D. 6 正确答案：D你没选择任何选项 解析： D、计数状态从‘0110’->‘1011’ 3 单选(2分) 下图所示电路的逻辑功能描述正确的是（设各触发器初态为0）。 得分/总分 ? A. 16相节拍脉冲产生器，且易产生竞争-冒险现象。

? B. 8相顺序脉冲产生器，且易产生竞争-冒险现象。 ? C. 8相顺序脉冲产生器，不易产生竞争-冒险现象。 ? D. 16相节拍脉冲产生器，不易产生竞争-冒险现象。 正确答案：C你没选择任何选项 4 单选(2分) 下图所示电路的逻辑功能描述正确的是（设各触发器初态为0）。 得分/总分 ? A. 每来5个时钟脉冲L亮一次，即模5计数器电路，且有自启动能力。 ? B. 每来7个时钟脉冲L亮一次，即模7计数器电路，但无法自启动。 ? C.

每来4个时钟脉冲L亮一次，即模4计数器电路，且有自启动能力。 ? D. 每来6个时钟脉冲L亮一次，即模6计数器电路，但无法自启动。 正确答案：A你没选择任何选项 5 单选(2分) 由10级触发器构成的二进制计数器，其最大模值为。 得分/总分 ? A. 20 ? B. 1024 ? C. 10 ? D. 1000 正确答案：B你没选择任何选项 6 单选(2分) 可以用来实现并/串转换和串/并转换的器件是。 得分/总分 ? A. 存储器 ?

总结时序电路的特点

篇一： 时序电路实验总结 时序电路实验总结 1．掌握用仿真工具分析电路的方法： 在电路中增加测试点，通过波形仿真观察终结节点的输出信号，帮助分析电路特性。 2．修改电路中出现的问题： tj： tj与start反馈信号相与非后 （0）直接接入clrn端，使得74的1q端start信号马上变为0，即输出时钟脉冲t1。。。t4为0。可是start反馈信号又马上与tj相与非 （1），使clrn端无效。使其结果不稳定。 3．最佳修改方案 tj（全停）： tj取反直接连到clrn，使其74的1q（start）为0。 zt （暂停）： zt与h与非接74的clk。 4．时序电路的运用 可运用到存储器实验中，不改变原电路而实现连读的功能。通过时序电路输出的节拍脉冲去控制74161（地址计数器）、72273（地址寄存器）、lmp-ram-io中的数据分时在总线上显示。

1．仿真时控制信号qd、tj、dp、zanting应展开； 2．注意几个状态之间的转换，仿真图要看到明显的效果。例如连续运行状态应有两个以上的ti-t4出现， 3．暂停应该可以在t 1、t 2、t 3、t4的每个节拍上实现。 4． 篇二： 数字电路特点归纳 数字电路又可称为逻辑电路，通过与()，或(=1)，非(o)，异或(=1)，同或(=)等门电路来实现逻辑。 ttl和cmos电路： ttl是晶体管输入晶体管输出逻辑的缩写，它用的电源为5v。cmos电路是由pmos管和nmos管(源极一般接地)组合而成，电源电压范围较广，从1.2v-18v 都可以。 cmos的推挽输出： 输出高电平时n管截止，p管导通;输出低电平时n管导通，p管截止。输出电阻小，因此驱动能力强。 cmos门的漏极开路式： 去掉p管，输出端可以直接接在一起实现线与功能。如果用cmos管直接接在一起，那么当一个输出高电平，一个输出低电平时，p管和n管同时导通，电