当前位置：文档库 › 高速电路设计的经典案例

高速电路设计的经典案例

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
高速数字设计的经典案例若干则
【摘要】随着这些年半导体工艺突飞猛进的发展， “高速数字设计”对广大硬件工程师来说，已经不再是一个陌生的词。从航空、雷达到汽车电子，从无线通信到有线接入，甚至在一些低端的嵌入式系统上，高速数字电路都已经在大行其道。目前行业内已经有不少关于高速数字电路理论的好文章，笔者就不在这上面掺和了。本文着眼于理论和实际相结合，所用的素材都来自笔者亲历过的案例，相信活生生的事实，比空洞的理论更有说服力，也希望能使入行不久的硬件工程师们得到他们想要的信息，今后少走弯路。由于不会对理论作过多的阐述，因此，本文的阅读对象应该具有一点点高速数字设计的理论基础，请知。【关键词】高速数字设计高速数字电路案例
1 信号完整性
什么词汇在高速数字设计中出现得最多？对了，SI（Signal Integrity），也就是信号完整性。信号完整性问题的表现形式多种多样，主要有如下种类：
图 1 过冲（OVERSHOOT）
图 2 振铃（RING）
图 3 非单调性（NON MONOTONIC）
过冲：当较快的信号沿驱动一段较长的走线，而走线拓扑上又没有有效的匹配时，往往会产生过冲。过冲带来的问题主要是“1”电平高于接收端器件的输入最大电压值(VIHmax)，或“0”电平低于接收端器件的输入最小电压值(VILmin)，这样可能给器件带来潜在的累积性伤害，缩短其工作寿命，从而影响产品的长期稳定性。
Smarteebit
Page 1 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
其实，大多数的器件允许一定的超过器件标称耐压值的瞬态过冲，有些厂家甚至详细规定了瞬态过冲的参数，例如 Altera 的 CycloneIII 器件，其器件手册标称的最大正耐压值 VImax 值为 3.95V，但这指的是直流电平。如果是过冲的话，另有一套限制参数。怎么个限制法，请看下面的图和表：
图表 1 CycloneIII 对过冲参数的规定
规定：器件的工作年限是 10 年，我们设定一个门限 4.10V，那么输入电平超过这个门限的时间总和不得超过 10 年的 31.97%。或者换一种说法，在这 10 年里，管脚上始终输入一个翻转率 100%，占空比 50%的时钟信号，其周期为 T，在一个周期里，输入电平超过 4.10V 的时间为△T，则△T/T 的百分比不得超过 31.97%。如果输入信号的翻转率低于 100%（即一般的非时钟信号）的话，则意味着同等的过冲条件下，器件可以有更长的工作寿命。由于很多的器件没有给出瞬态过冲指标，硬件设计人员若按直流输入的上下限来要求瞬态过冲，在复杂的拓扑中，很难有 SI 措施能够满足要求。这样做有过度约束之嫌。在没有更好的方法之前，我们采用下面的方案：当器件没有给出瞬态过冲指标时，硬件设计者应该尽可能向器件供应商索取准确数据，在确实要不到数据而且没有找到更加可性的计算方法的情况下，可以按下例方法估算：
图 4
Smarteebit
Page 2 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
其中： S_Overshoot_High / S_Overshoot_Low 为器件允许的静态过冲，即允许的直流输入 VIH 的上限和下限。 D_Overshoot_High / D_Overshoot_Low 为器件允许的动态过冲，相当于瞬态 Input 的上限和下限。公式中的 T 反映的是工作频率， t 是电压超过静态过冲持续的时间，由仿真或测量获得。对付过冲的一般方法是匹配，或叫端接（Termination）。匹配的方法五花八门，网上的文章一搜一大把，这里不再赘述了。匹配的中心思想是消灭信号路径端点的阻抗突变，归纳一下，无非可以总结为两种形式：源端的串行匹配，用于消灭二次反射，以及终端的并行匹配，用于消灭一次反射。不是每种匹配方式都适用于任何场合，例如，50ohm 并行匹配一般不用于 LVTTL/LVCMOS 等电平逻辑，因为电阻上消耗的功耗大得难以接受；又例如，源端匹配用于链型拓扑时，靠近驱动端的接收点波形较差，对此，我们有“案例：源端匹配用于链型拓扑的缺陷”详细说明。除了匹配之外，还有另外一种改善过冲的行之有效的方法，那就是令驱动端的信号沿变缓，使得原先的高速信号变得不那么“高速”。使信号沿变缓的最常用的手法，就是降低驱动器的驱动电流。这种手法在FPGA/CPLD设计中尤为常用。通过“案例：通过修改驱动电流的方法改善过冲”，我们将对此法有更深的体会。振铃：过冲往往伴随有振铃，或者说，过冲是振铃的一部分。振铃产生的第一次峰值电压，就是过冲。之所以要将二者区分来讲，是因为振铃的危害除了过冲外，还有其产生的电压波动可能多次跨越逻辑电平的阈值电压，使得接收端产生误判，对于CMOS器件来说，振铃过程中还可能使得上、下MOS管同时导通的时间延长，急剧地增加功耗，影响器件寿命。既然振铃和过冲的产生机理一致，对它的处理方式也就和处理过冲无异，这里仅作简要的理论阐述。非单调性：绝大多数的非单调性都是复杂的信号拓扑造成的，因此，在一个CPU或DSP芯片的本地总线上，非单调性的问题最为常见，也最难解决。非单调性按表现分类，可以分为两种：回钩和台阶。对于一个沿有效的时钟来说，信号沿上的回钩或台阶是致命的，因为一个非单调的时钟沿，可能被接收端认做多个有效沿，或在器件内部产生亚稳态，导致时序逻辑的功能错误。对于数据来说，非单调性的危害则主要是时序裕量的减小，这也是复杂的总线系统往往要进行时序仿真的原因之一。非单调性的案例，请见“案例：时钟的非单调性带来的时序逻辑错误”，“案例：数据的非单调性带来的时序裕量问题”。对于时钟信号来说，避免出现非单调性问题的最好方式是使用时钟驱动器，用点对点的方式驱动每一个负载；对于有复杂拓扑的总线信号来说，则建议使用总线驱动芯片，这样可以将一个复杂的拓扑分解为两个或两个以上较为简单的拓扑，同时也不要忘记加入合适的匹配电阻，具体的匹配方法，可以通过仿真得到。
1.1 案例：源端匹配用于链型拓扑的缺陷
如图 5，这是一个典型的链型拓扑：最右端的U48为驱动端，经过一个串阻后，一条走线上呼啦啦挂了9个负载。
图 5 典型的链型拓扑实例
由远及近，拓扑上的仿真波形分别如图 6(a)、(b)、(c)、(d)：
Smarteebit
Page 3 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
OSCILLOSCOPE
Design file: SAT7_682D.HYP Designer: songmin HyperLynx V7.7 4000.0 V [UD2.13 (at die)] V [U74.11 (at die)] V [U70.11 (at die)]
OSCILLOSCOPE
Design file: SAT7_682D.HYP Designer: songmin HyperLynx V7.7 4000.0 V [UC2.13 (at die)] V [U32.11 (at die)]
3500.0
3500.0
3000.0
3000.0
2500.0 V o l t a g e m V V o l t a g
2500.0
2000.0
2000.0
1500.0
e m V -
1500.0
1000.0
1000.0
500.0
500.0
0.00
0.00
-500.0
-500.0
0.00
4.000
8.000 Time (ns)
12.000
16.000
0.00
4.000
8.000 Time (ns)
12.000
16.000
Date: Thursday Dec. 17, 2009 Time: 18:04:48 Net name: P_SCK Show Latest Waveform = YES
Date: Thursday Dec. 17, 2009 Time: 18:05:31 Net name: P_SCK Show Latest Waveform = YES
(a)
OSCILLOSCOPE
Design file: SAT7_682D.HYP Designer: songmin HyperLynx V7.7 4000.0 V [UB2.13 (at die)] V [U31.11 (at die)]
(b)
OSCILLOSCOPE
Design file: SAT7_682D.HYP Designer: songmin HyperLynx V7.7 4000.0 V [UA2.13 (at die)] V [U30.11 (at die)]
3500.0
3500.0
3000.0
3000.0
2500.0 V o l t a g e m V V o l t a g e m V -
2500.0
2000.0
2000.0
1500.0
1500.0
1000.0
1000.0
500.0
500.0
0.00
0.00
-500.0
-500.0
0.00
4.000
8.000 Time (ns)
12.000
16.000
0.00
4.000
8.000 Time (ns)
12.000
16.000
Date: Thursday Dec. 17, 2009 Time: 18:06:14 Net name: P_SCK Show Latest Waveform = YES
Date: Thursday Dec. 17, 2009 Time: 18:06:59 Net name: P_SCK Show Latest Waveform = YES
(c)
图 6 链型拓扑的仿真波形
(d)
可以看到，末端的波形(a)是最好的，由远及近(b)-> (c) ->(d)，信号沿的非单调性问题开始出现，越靠近驱动端，非单调性越严重。实测波形与仿真基本接近，这里就不再贴出来了。像(b)、(c)、(d) 这样的信号质量，如果是数据，只要能保证不影响时序，倒也无妨，但如果是沿有效的时钟，则是不能接受的。该实例证明，串行匹配用于链型拓扑时，只能保证末端负载的波形。从理论上理解：源端匹配消灭的是二次反射，当信号行波的一次反射从末端往回走的途中，与驱动信号叠加，便有了这样的波形。有兴趣钻研的朋友可以看看Howard W. Johnson的“HIGH-SPEED DIGITAL DESIGN: A Handbook of Black Magic” ，里面的“Source Terminators”一节中有类似的阐述。关于信号的非单调性带来的问题，后文将有另外的案例详细说明。
1.2 案例：通过修改驱动电流的方法改善过冲
每个网络拓扑都有自己的等效电容、等效电阻和等效电感，这几个参数一起，构成了网络上的一套充放电电路，驱动端的电流越大，这套电路的充/放电时间就越快，由此产生的信号沿就越陡；反之，信号沿越缓。这就是降低驱动电流能够使信号沿变缓的原理。下面两个图是在不同管脚驱动能力配置下，对同一网络拓扑的同一测试点的实测结果，驱动端为 Altera 的 MAXII 器件的 LVTTL33 输出，测试点在接收端管脚。可以看到，当输出驱动能力为 8mA 时，接收端的过冲比 16mA 时明显减小。
Smarteebit Page 4 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
图 7 驱动电流 16mA
图 8 驱动电流 8mA
管脚驱动能力的可编程能力，其实并不限于 FPGA 和 CPLD，一些专用 IC 也具备这样的功能，如 TI 的 ADC 芯片 ADS62C15，其数字输出管脚的驱动能力就是可编程的。用降低管脚驱动电流的方法来改善信号完整性，比电阻匹配的方式更加经济，因为不需要额外的分立元件，不但简化了硬件设计，降低了物料成本，节省了 PCB 空间，而且能降低功耗，同时还可以提高单板的可生产性。设计者唯一需要做的，就是修改对芯片的配置。当然，效果如何，请一定要记得先通过仿真验证。
1.3 案例：时钟的非单调性带来的时序逻辑错误
一个以 ADI 的 BlackFin DSP 为核心的嵌入式系统，DSP 通过其 SPORT1 口与 CPLD 通信，但这个简单的端口，通信却频繁发现异常，严重影响系统的运行稳定性。软件工程师、逻辑工程师费尽了心思走查代码，也没发现任何问题。硬件工程师发现这个端口的时钟信号因为挂了不止一个负载，有一个很长的分叉，于是拿了个带宽 600MHz 的示波器测量这个时钟的 SI，结果也没测出什么异常。后来老大说，600MHz 的带宽可能不够啊，用 2GHz 带宽的示波器再测一下吧！这一测，还真发现问题了，请看图 9时钟沿上的回钩：
图 9 时钟信号的非单调性
逻辑工程师随后把这个时钟从 CPLD 通过测试管脚引出来测试，发现时钟沿上这个小小的回钩，不但给时钟引入了不期望的毛刺，而且还测到了亚稳态。回钩的出现就是一个长达 5inch 的分叉（stub）导致的。针对这个信号拓扑进行 SI 仿真，得到的结
Smarteebit Page 5 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
果如图 10。可以看到，仿真结果与实测结果是非常相近的。
图 10
为了避免改版，这个 300kHz 频率的时钟在 CPLD 内部用一个高速时钟同步后再使用，这个 bug 才得以规避。对于这种问题，硬件设计的初期就应该根据信号完整性仿真规划好时钟拓扑和端接方案，必要时使用时钟驱动芯片。只有这样才能保证从根本上避免问题的发生。
1.4 案例：数据的非单调性带来的时序裕量问题
这是一个和处理器总线相关的案例。现象：一个 DSP 系统，设计初版时，经常出现跑死的情况。经过排查，发现是 DSP 访问 SDRAM 时出错。硬件工程师在测试 SDRAM 相关信号的 SI 时，发现地址线的非单调性非常严重。我们先来分析一下这个系统地址总线的拓扑：
图 11
DSP 的本地总线上外挂了 6 个器件，其中一个 SDRAM 为同步接口，5 个其他器件为异步接口。这是一个整体星型，局部链型的地址总线拓扑。图中实线矩形表示的位号 U4 是驱动端(DSP)，其余虚线矩形表示的各器件是总线上的负载，其中 U5 就是出问题的 SDRAM，其工作频率是 133MHz。整个拓扑上没有任何匹配电阻。先分析时序，SDRAM 的规格书要求地址相对时钟建立时间最小 1.5ns，而从 DSP 的规格书分析， DSP 在 133MHz 外部总线频率下，能保证的地址建立时间也就是 1.5ns，也就是说，即使地址线波形 OK，在建立时间上的时序裕量也只是 0 而已，刚刚满足设计要求。现在，由于非单调性问题，地址线的高电平有效时间整整往后面推了超过 2ns（如图 12a），这样，地址建立时间的时序裕量由零变为负，而且负得还相当多，出现问题，也就在情理之中了。
Smarteebit
Page 6 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
OSCILLOSCOPE
Design file: DSP_A1.FFS Designer: songmin HyperLynx V7.7 4000.0 V [U5.23 (at die)]
3500.0
3000.0
2500.0
e m V -
V o l t a g
2000.0
1500.0
1000.0
500.0
0.00
-500.0
0.00
4.000
8.000 Time (ns)
12.000
16.000
Date: Wednesday Dec. 16, 2009 Time: 12:05:33 Show Latest Waveform = YES
(a)
图 12
(b)
改善方法：经过仿真发现，U5 处的非单调性问题，主要是位于拓扑中较远的 U6、U7 处的反射贡献的。在驱动端往 U6、U7 方向发散前增加串阻（如图 13），可有效地吸收反射，改善 U5 处波形。改善后的地址线仿真波形如图 12b。
图 13
2 驱动能力
一个高速器件放在一堆低速电路中，其信号完整性的问题会比较突出；而一个低速器件放在一堆高速电路中，其驱动能力的问题就会显得比较突出。为什么， “案例：请看驱动能力不足造成的时序错误” 。另外，也有器件选型和匹配方案不当带来的驱动能力问题，当器件驱动的信号沿大大超出其翻转速率时，所带来的问题除了信号沿变缓外，还可能造成信号摆幅变小，阈值电平违规等。详见“案例：错误的设计带来的驱动能力问题” 。
2.1 案例：驱动能力不足造成的时序错误
一块单板，设计有 DSP 和 FPGA。FPGA 的加载模式设置为 Slave Serial 模式，上电时 DSP 从外挂 FLASH 中读取 FPGA 的 bit 文件，并加载 FPGA。发现的故障是：FPGA 加载有一定失败的概率。
Smarteebit Page 7 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
示波器监测 FPGA 的 INIT_B 信号，发现该信号在加载数据过程中会拉低且无法恢复。（正常流程该信号只在加载初始化时输出低脉冲） INIT_B 信号在加载数据过程中拉低，。表示 FPGA 检测到了数据 CRC 出错。分别导出 FPGA 加载成功和加载失败两种情况下，DSP 从 FLASH 中读到 SDRAM 中的 bit 文件，并进行比较，发现二者有少量字节有差异。由此判断，DSP 在将 FPGA 加载数据从 FLASH 向 SDRAM 搬移的过程中，出现了误码。 DSP 本身的程序运行依赖于 SDRAM，如果 SDRAM 访问有问题， DSP 应该容易跑飞。鉴于故障复现时未发生 DSP 跑飞的现象，我们把排查的重点放在读 FLASH 的过程上。硬件电路上，FLASH 挂在 DSP 的本地总线上，作为异步存储器被 DSP 访问，FLASH 的标称访问时间是 90ns，依此来检查 DSP 对 FLASH 空间的时序配置，读数时的建立保持时间应该都是足够的。但经过实测发现，建立时间的时序裕量为负值。究其因，是因为 FLASH 输出的信号沿太缓，几乎达到了 20ns，如图 14通道二波形。这样缓的信号沿，直接导致了 FLASH 访问时间的延长，超过了 97ns。
图 14
找到问题根源后，根据测量结果修改 DSP 对 FLASH 空间的异步时序配置，以保证足够的裕量，问题便迎刃而解了。在一个总线频率超过 50MHz 的处理器系统中， FLASH 相对来说属于较低速的器件，其管脚驱动能力也较弱。如果处理器总线上挂的负载比较多，由于容性负载的增大，FLASH 驱动总线时，其输出信号沿势必会变得更缓。而信号沿变缓带来的额外延时，往往容易被忽略。设计者在处理类似的接口时，应该充分考虑各种可能给时序带来冲击的参数，以保证接口的稳定可靠。
2.2 案例：错误的设计带来的驱动能力问题
一个 100MHz 时钟，由晶体驱动反相器 74AHC04 产生，作为 FPGA 的时钟全局时钟使用。FPGA 的管脚电平设置为 LVTTL33。电路工作过程中，发现 FPGA 工作紊乱，将时钟引出测量，时有时无，很不稳定。测量 100MHz 时钟输入，发现高电平只有 1.5V 左右。该电平无法保证被 FPGA 正确识别为高。这是一个典型的工程师经验不足造成的原始设计缺陷。分析这个 100MHz 时钟的原理图（如图 15）， 1 分钟内发现三个问题： 1.最大的问题，反相器的选型：74AHC04 能保证的输出信号翻转率很缓（规格书标称的最小翻转斜率为 100ns/V），也就是说，这个电路实际是在用一个低速器件驱动一个高速信号。这样的直接结果便是导致其输出 100MHz 信号时幅度不够； 2.源端使用了一个 100ohm 的串阻，负载端使用了一个 200ohm 的并行匹配，从阻抗连续的观点来看，这种取值起不到阻抗匹配的作用。并行匹配用于 LVTTL/LVCMOS 电平，也不合适， 100+200=300ohm
Smarteebit Page 8 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
电阻的输出负载较重，对信号沿有进一步拉缓的影响； 3.100ohm 和 200ohm 的电阻构成了分压网络，造成 FPGA 输入端的高电平只有 74AHC04 输出端的 2/3，这样，接收端得到的信号幅度就更小了。
图 15
解决方法：选择沿更快的反相器；串行匹配使用 10~50ohm 的阻值，具体由仿真确定；去除并行匹配电阻。这个案例主要的问题就在于器件的选型。100MHz 的时钟，已属于典型的高速信号，用不符合信号沿规格的低速器件驱动，必然会造成信号幅度上的违规。
3 EMC
高速数字电路的 EMC 设计，与信号完整性（SI）、电源完整性（PI）、单板的布局布线设计（尤其是信号回路的设计）等因素都是密不可分的。SI 对 EMC 的影响比较好理解：信号的过冲越小，沿越缓，意味着其谐波能量越小，所以对外的 EMI 就越小。PI 设计的核心思想是在电源和地之间提供交流信号的最低阻抗，包括滤波电容的设计和平面层叠层设计等。电源越干净，EMC 效果就越好，这个也很好理解。关于 PI 设计，以后有机会再作针对性说明。信号回路的设计是最容易被设计者忽视的环节。对照图 16简要说明一下：信号路径上有电流 I，就会有大小基本等同，方向相反的电流 I’。对单端信号来说，其回流途径一般是地，也有一部分走电源，我们可以将二者统一称为参考平面。这样，Driver、信号线、Receiver 和参考平面就共同构成了一个等效的环状天线。
Smarteebit
Page 9 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
图 16 信号的电流路径构成环状天线
对于环状天线，电流 I 在空间某一处产生的电场强度如下：
E=
K × A× I×f 2 r
其中 K 是发射系数，I 是差模电流，A 是环路面积，f 是信号频率，r 是距离。可见，在其他因子一定的情况下，环路面积越小，对外辐射的能量越小。这就是信号回路设计的关键所在。对于低速信号来说，信号在参考平面是沿最小电阻路径回流，如下图红线；对于高速信号来说，则是沿最小电感路径回流，如下图蓝线。
信号层
参考平面
图 17 信号回流路径示意图
因此，对于高速信号，为了使它回流的环路面积最小，我们应该做到： 1. 信号走线尽量短； 2. 信号层与参考平面的距离尽量短； 3. 尽量保持走线下方参考平面的连续性。第 1、2 点一般在叠层设计和布局布线的时候考虑，而在第 3 点上容易踩到的陷阱比较多，所以这里详细介绍一下：第一种是信号换层带来的回流问题，如图 18，信号换层一般有如下几种方式：
Smarteebit
Page 10 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
图 18 信号换层和回流路径
（a) 信号线换层，回流路径也从 GND 换到 VCC 上去了；（b) 信号线换层，但参考平面没改变，回流路径没有换层；（c) 信号线换层，回流路径也换层，但只是从一个 GND 平面换到另一个平面；（a) 、（c)两种情况如果不能在信号换层过孔处将信号回路连通起来，将引起信号回路面积增大，从而导致 EMC 问题。解决办法：（a) 需要在过孔附近放置旁路电容将 VCC 与 GND 连接起来，以给回路提供一个低阻抗通路；（b) 建议高速信号线及时钟线采用此种换层方式；（c) 需在换层过孔附近放置地过孔将 GND 与 GND 连接起来，以给回路就近提供一个通道；其中（c) 种措施较（a)容易且成本低，所以建议信号层尽量紧耦合地平面，在叠层时就要考虑到。第二种情况是由于对参考平面的分割、挖空或不正确的过孔排布导致的对回流路径的阻断，如图 19，信号线正下方的参考平面被挖空，导致回流路径绕行到远处的参考平面连接点处再绕回来，从而增加了环路面积；图 20中，左侧的连接器过孔反焊盘过大，同样起到了参考平面挖空的效果。
Smarteebit
Page 11 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
图 19 地平面挖空对信号回流路径的影响
图 20 连接器过孔反焊盘过大导致参考平面不连续
EMC 设计涉及的理论知识还很多，如时钟线的处理方法，平面层铺铜的 20H 法则等。这里仅仅对信号的回路设计进行了详细描述，是因为笔者觉得设计者比较容易在这上面犯错误。事实上由于笔者做过的产品屏蔽得都比较好，所以基本上没有遇到过特别经典的 EMC 案例。倒是有一个案例比较有意思，是涉及到系统 EMC 的，有兴趣的同仁可以看一看：
3.1 案例：高速走线受干扰导致误码率攀升
这是一个出现在无线基站应用上的案例。无线基站的射频单元，是一个由收发信板、功放、电源和双工器组成的系统，它一般由收发信板通过光纤或高速背板与基带通信。在这个案例中，EMC 的问题就发生在射频单元这个系统内。首先，功放的质量做得不尽如人意，在某些个体上会发生严重的自激。（如果你不明白什么是自激，那么请想象一下当麦克风靠近处于同一音响系统的高功率喇叭时，得到的那种激荡回旋的声音， “自激” 的概念大抵如此）这样一来，EMC 三要素中的干扰源便有了。
Smarteebit Page 12 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
其次，收发信板上从光模块到 SERDES 的这一段走线，是一段裸露在单板外的微带线，它的位置正对着功放，它的长度与功放发射信号的波长正好处于同一数量级，同时，走线上的速率和发射频率都是 GHz 级别的。这样，高速走线作为受扰体的条件也形成了。空间辐射就是这套干扰机制中的传播途径。我们来看看走线上的眼图，在无干扰和有干扰时的巨大差异：
图 21 功放关闭时的光模块输出眼图
Smarteebit
Page 13 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
图 22 功放打开时的光模块输出眼图
可以看到，功放打开时的眼图基本已模糊不清，这样的直接结果是导致系统的误码率攀升，影响正常的通信功能。对于 GHz 以上的高速串行总线，一般认为应该尽量走微带线，因为这样得到的延时更短，而且可以避免过孔带来的阻抗不连续。但出于 EMC 的考虑，则走带状线更加合适。在走线层上下分配地层，并在走线两侧打适当的地过孔，可以起到很好的屏蔽效果。至于过孔对阻抗的影响，笔者曾经对比过 2GHz 的时钟，在微带线和带状线下的信号完整性，并没有明显的差距。当然，是否可行，记得要仿真确定。
4 高速电平逻辑的设计
随着高速电路的日益发展，各种适用于高速电路的互连电平技术也应运而生，如各种串行协议常用的 LVDS、CML 和 LVPECL 电平；如普遍用于高速存储器访问的 SSTL 和 HSTL 电平；甚至连传统的 TTL/CMOS 电平标准，都不断地推出低电压版本（3.3V/2.5V/1.8V/1.5V/1.2V），其原理就是通过降低信号幅度的方式来获取更高的翻转速率。在上述前提下，作为硬件设计者的我们，就必须与时俱进，了解各种电平标准的特性、适用范围和常用的匹配方法等等。只有了解 LVDS 的恒流源工作方式，才知道 LVDS 差分线之间的 100ohm 跨阻为何必不可少；只有了解 SSTL 电平接收端必须有外部阈值电平用于参考，才不会将 FPGA 上 SSTL 电平相关 BANK 的 VREF 管脚设计成普通 IO；而一个有经验的设计者，在用 CMOS 电平驱动 200MHz 以上的时钟时，也绝对会慎之又慎。什么？你没看明白上面几句话我说的是什么意思？那你需要赶紧补补课了，网络上关于各种电平技术的文章还是相当多的，Google 一下吧！ “案例：LVPECL 电平的错误设计”就是一则设计者对电平技术不了解造成的错误，其直接后果是硬件改版，代价还是相当大的。
Smarteebit Page 14 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
4.1 案例：LVPECL 电平的错误设计
一个 LVPECL 互连，单板上电后死活测量不到电平翻转。查电源、查配置、查测试方法，最后没辙了组织人走查电路设计，发现的确有问题。设计者还不服气：我照搬 Altera 手册上的互连方法（如图 23）啊，怎么会有问题呢？
错误！
图 23 Altera 的 LVPECL 电平互连示意图
Yes！！照搬也会有错。谁叫你对 LVPECL 不了解呢？这里也要谴责一下 Altera 这位写文档的仁兄，你知道一个错误的图会误导多少人吗？如果 Transmitter 是一个真正的 LVPECL 工艺的驱动器，那么按照 Altera 给出的这个参考设计，能出波形就是灵异事件。首先我们来解释一下 LVPECL 电平的含义。LV-P-ECL，LV（Low Voltage）指低电压；P（Positive）指正电压供电，是相对负电压供电来说的；ECL（Emitter Coupled Logic）才是这个电平技术真正的词根，即射极耦合逻辑，其工艺如下图，其驱动端由差放电路的输出端接射随器形成。
图 24 ECL 工艺原理图
既然是射随器，那么图中的下拉电阻 R 就必不可少，它在射极输出与一个小于输出低电平 VOL 的电压之间，提供一个使射随器处于工作区的直流偏置。案例中错误的设计，就是漏掉了这个电阻，导致 ECL 输出电路无法工作。所以，对于 LVPECL 电平的互连设计，你可以这样：
Smarteebit
Page 15 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
图 25 标准并行端接
可以这样：
图 26 VTT 端接
可以这样：
图 27 Y 型端接
也可以这样：
图 28 戴维南端接
就是不能像图 23那样。对于 ECL 电平，如果想了解更多，请看我的另一篇文章《高速 ECL 逻辑入门》。
Smarteebit
Page 16 of 17

该文章版权归 smarteebit 所有。若有疑问，请联系 songmin2@https://www.wendangku.net/doc/0f4478830.html,
5 归纳
细心的读者会发现，本文通篇借助了不少仿真实例来说明问题。没错，对于高速数字设计来说，仿真是一个必不可少的环节。对于一个复杂的信号拓扑，即使是经验丰富的高手，也很难保证一次性设计周到，这个时候，就必须借助仿真。有些高速设计，为确保整个 EDA 流程的顺畅，从原理图阶段就必须使用前仿真介入。PCB 完成后，对关键信号的后仿真也必不可少。笔者曾经使用过两个信号仿真工具：Allegro 的 SigXplore 和 Mentor 的 Hyperlynx，也是业内使用得比较多的两个仿真工具，与对应的 PCB 软件都是打包安装的；功能强大，都能够从所支持的 PCB 文件中直接提取网络拓扑进行仿真。个人比较偏好使用 Hyperlynx，简单易用，上手快，对初学者来说是不错的选择。
6 参考资料
本文部分理论说明的图片及文字摘自前辈的讲义
Smarteebit
Page 17 of 17

今天终于弄懂了PCB高速电路板设计的方法和技巧

[讨论]今天终于弄懂了PCB高速电路板设计的方法和技巧受益匪浅啊电容, 最大功率, 技巧高速电路设计技术阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，并且得到最大功率输出的一种工作状态。高速PCB布线时，为了防止信号的反射，要求线路的阻抗为50Ω。这是个大约的数字，一般规定同轴电缆基带50Ω，频带75Ω，对绞线则为100Ω，只是取整数而已，为了匹配方便。根据具体的电路分析采用并行AC端接，使用电阻和电容网络作为端接阻抗，端接电阻R要小于等于传输线阻抗Z0，电容C必须大于100pF，推荐使用0.1UF的多层陶瓷电容。电容有阻低频、通高频的作用，因此电阻R不是驱动源的直流负载，故这种端接方式无任何直流功耗。串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生不期望的电压噪声干扰。耦合分为容性耦合和感性耦合，过大的串扰可能引起电路的误触发，导致系统无法正常工作。根据串扰的一些特性，可以归纳出几种减小串扰的方法： 1、加大线间距，减小平行长度，必要时采用jog 方式布线。 2、高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰。 3、对于微带传输线和带状传输线，将走线高度限制在高于地线平面范围要求以内，可以显著减小串扰。 4、在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线，可以起到隔离的作用，从而减小串扰。传统的PCB设计由于缺乏高速分析和仿真指导，信号的质量无法得到保证，而且大部分问题必须等到制版测试后才能发现。这大大降低了设计的效率，提高了成本，在激烈的市场竞争下显然是不利的。于是针对高速PCB设计，业界人士提出了一种新的设计思路，成为“自上而下”的设计方法，经过多方面的方针分析和优化，避免了绝大部分可能产生的问题，节省了大量的时间，确保满足工程预算，产生高质量的印制板，避免繁琐而高耗的测试检错等。利用差分线传输数字信号就是高速数字电路中控制破坏信号完整性因素的一项有效措施。在印制电路板（PCB抄板）上的差分线，等效于工作在准TEM模的差分的微波集成传输线对。其中，位于PCB顶层或底层的差分线等效于耦合微带线，位于多层PCB内层的差分线，等效于宽边耦合带状线。数字信号在差分线上传输时是奇模传输方式，即正负两路信号的相位差是180，而噪声以共模的方式在一对差分线上耦合出现，在接受器中正负两路的电压或电流相减，从而可以获得信号消除共模噪声。而差分线对的低压幅或电流驱动输出实现了高速集成低功耗的要求。

高速电路设计的经典案例

综合电路设计报告模板教材

综合电路设计报告院部：信息工程学院专业班级：14电子一班学号：21406021028 姓名：孙双元指导教师：宁仁霞黄山学院电子信息教研室

设计内容一：多路信号发生器的设计与制作【要求：正文部分字体为宋体小四，段落行距单倍】提交时，该部分内容删除，以下红色部分的说明文字，提交时删除 1．设计目的研究目的信号发生器用来产生频率为20Hz～200kHz的正弦信号（低频）。除具有电压输出外，有的还有功率输出。所以用途十分广泛，可用于测试或检修各种电子仪器设备中的低频放大器的频率特性、增益、通频带，也可用作高频信号发生器的外调制信号源。另外，在校准电子电压表时，它可提供交流信号电压。低频信号发生器的原理：系统包括主振级、主振输出调节电位器、电压放大器、输出衰减器、功率放大器、阻抗变换器（输出变压器）和指示电压表。信号发生器的种类繁多，而多路信号发生器具有体积小、价格低、性能稳定的优点，所以实用性很好。该信号发生器，产生正弦波、方波、三角波三种信号，并且信号的频率、幅值、占空比、相位可调，产生的信号可以用实际的示波器显示，也可通过DAQ采集卡进行采集再显示。对于庞大的工厂来说，它不但节约了大量的硬件仪器所需要的费用，还给操作人员带来了方便多路信号发生器有两个按键，一个按键控制信号类型，按下键一依次改变信号类型和停止产生波形；另一个按键改变信号频率。通过设计让我们更深入了解虚拟仪器的基本原理及观念，掌握利用相关的软、硬件平台完成虚拟仪器设计的方法和步骤。在设计时，运用到单片机、74LS138译码电路、DAC0832转换电路知识，并且能够熟练掌握电路的分析及设计 2．设计内容和要求 1.输出波形：正弦波方波三角波等； 2.频率范围：1KHZ-10KHZ,10KHZ-100KHZ; 3.输出电压：方波Up-p=24V,三角波Up-p=8V,正弦波Up-p>1V; 4.波形特征：方波tr<10s,三角波失真系数THD<2%,正弦波失真系数5%. 3．设计结果

印刷电路板设计实践报告

三一文库（https://www.wendangku.net/doc/0f4478830.html,）/实习报告印刷电路板设计实践报告摘要 Protel是目前EDA行业中使用最方便,操作最快捷，人性化界面的辅助工具。在中国用得最多的EDA工具，电子专业的大学生在大学基本上都学过protel99se，所以学习资源也最广,公司在招聘新人的时候用Protel新人会很快上手。Altium声称中国有73%的工程师和80%的电子工程相关专业在校学生正在使用其所提供的解决方案，而目前正版率只有3%左右。利用自己画好的原理生成的PCB电路图用学校现有的资源设备把电路图转印到铜板上腐蚀生成可用的电路板。第一章设计内容与设计要求 1.1设计内容这次课程实践在与注重学生的实践动手能力，板子的功能自己定义，但是我们学过了单片机，于是我们就行制作一块与单片机有关的板子，以后或许会有用，也算是对学过的PCB和单片机知识的一次实际应用。板子的功能介绍：在液晶显示屏上显示年月日，温度。当厨房着火事温度超过设定的额定值时，蜂鸣器会响起来（模拟报警

声），LED灯也会不停的闪烁（模拟应急灯），同时经单片机控制发送短信或打电话到不在家的主人的手机里，提醒主人家里着火了。当厨房的煤气泄漏时，MQ-2可燃气体传感器感应接收并反馈到单片机并启动接蜂鸣器和排风扇进行排风，并且也会打电话给不在家的主人告知家里的煤气泄漏了。主板由51单片机，GSM（全球移动通信系统）模块，1602液晶显示屏，时钟芯片但是DS1302，蜂鸣器，LED灯等组成，还有可燃气体MQ-2传感器。 1.2设计目的： (1)了解altiumdesigner绘图环境、各个功能模块、界面环境设置方法以及文件管理方法; (2)理解用altiumdesigner设计电子电路的基本思想; (3)掌握用altiumdesigner绘制电子电路原理图的基本方法; (4)掌握用altiumdesigner绘制电子电路PCB板的基本方。（5）学会转印，腐蚀，钻孔，去油墨，完整的制作一块板子。 1.3设计要求：要求学会并熟悉一款制图软件（我们选择的是AltiumDesigner），完成一份完整的原理图设计和PCB图，并且将其打印出来，然后转印并印刷制成一个成品板。用altiumdesigner软件绘制一个简易厨房报警系统的电路图，自己设计原理图，有部分的元器件要是自己建库。先绘制出

集成电路课程设计报告

课程设计班级：姓名：学号：成绩：电子与信息工程学院电子科学系

CMOS二输入与非门的设计一、概要随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提升传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。本论文讲的是数字集成电路版图设计的基本知识。然而在数字集成电路中CMOS与非门的制作是非常重要的。二、CMOS二输入与非门的设计准备工作 1.CMOS二输入与非门的基本构成电路使用S-Edit绘制的CMOS与非门电路如图1。图1 基本的CMOS二输入与非门电路

2.计算相关参数所谓与非门的等效反相器设计，实际上就是根据晶体管的串并联关系，再根据等效反相器中的相应晶体管的尺寸，直接获得与非门中各晶体管的尺寸的设计方法。具体方法是：将与非门中的VT3和VT4的串联结构等效为反相器中的NMOS 晶体管，将并联的VT 1、VT 2等效PMOS 的宽长比(W/L)n 和(W/L)p 以后，考虑到VT3和VT4是串联结构，为保持下降时间不变，VT 3和VT 4的等线电阻必须减小为一半，即他们的宽长比必须为反相器中的NMOS 的宽长比增加一倍，由此得到(W/L)VT3,VT4=2(W/L)N 。因为考虑到二输入与非门的输入端IN A 和IN B 只要有一个为低电平，与非门输出就为高电平的实际情况，为保证在这种情况下仍能获得所需的上升时间，要求VT 1和VT 2的宽长比与反相其中的PMOS 相同，即(W/L)VT1,VT2=(W/L)P 。至此，根据得到的等效反向器的晶体管尺寸，就可以直接获得与非门中各晶体管的尺寸。如下图所示为t PHL 和t PLH ，分别为从高到低和从低到高的传输延时，通过反相器的输入和输出电压波形如图所示。给其一个阶跃输入，并在电压值50%这一点测量传输延迟时间，为了使延迟时间的计算简单，假设反相器可以等效成一个有效的导通电阻R eff ，所驱动的负载电容是C L 。图2 反相器尺寸确定中的简单时序模型对于上升和下降的情况，50%的电都发生在： L eff C R 69.0=τ 这两个Reff 的值分别定义成上拉和下拉情况的平均导通电阻。如果测量t PHL 和t PLH ，可以提取相等的导通电阻。由于不知道确定的t PHL 和t PLH ，所以与非门中的NMOS 宽长比取L-Edit 软件中设计规则文件MOSIS/ORBIT 2.0U SCNA Design Rules 的最小宽长比及最小长度值。 3.分析电路性质根据数字电路知识可得二输入与非门输出AB F =。使用W-Edit 对电路进行仿真后得到的结果如图4和图5所示。

高速电路设计

目录 34 1.10.3电容耦合和电感耦合的比值 (33) 1.10.2翻转磁耦合环 (30) 1.10.1共模电感和串扰的关系 (28) 1.10共模电感 (27) 1.9.2终端电阻之间的共模电容 (26) 1.9.1共模电容和串扰的关系 (25) 1.9共模电容 (25) 1.8.2图1.15的应用 (23) 1.8.1在响应曲线下测试覆盖面积 (23) 1.8估算衰减时间的一个更好的方法 (18) 1.7普通电感 (12) 1.6普通电容 (10) 1.5四种类型的电抗 (9) 1.4关于3-dB 和频率均方根值的注意点 (8) 1.3集中式系统和分布式系统 (7) 1.2时间和距离 (3) 1.1 频率和时间 (3) 第 1 章　基本原理 (1) 前言.............................................................................

前言这本书是专门为电路设计工程师写的。它主要描述了模拟电路原理在高速数字电路设计中的分析应用。通过列举很多的实例，作者详细分析了一直困扰高速电路路设计工程师的铃流、串扰和辐射噪音等问题。所有的这些原理都不是新发现的，这些东西在以前时间里大家都是口头相传，或者只是写成应用手册，这本书的作用就是把这些智慧收集起来，稍作整理。在我们大学的课程里面，这些内容都是没有相应课程的，因此，很多应用工程师在遇到这些问题的时候觉得很迷茫，不知该如何下手。我们这本书就叫做“黑宝书”，它告诉了大家在高速数字电路设计中遇到这些问题应该怎么去解决，他详细分析了这些问题产生的原因和过程。对于低速数字电路设计，这本书没有什么用，因为低速电路中，'0'、'1' 都是很干净的。但是在高速数字电路设计中，由于信号变化很快，这时候模拟电路中分析的那些影响会产生很大的作用，使得信号失真、变形，或者产生毛刺、串扰等，作为高速数字电路的设计者，必须知道这些原理。这本书就详细的解释了这些现象产生的原理以及他们在电路设计中的应用。书本中的公式和例子对于那些没有受过专业模拟电路设计训练的读者也是有用的。在线性电路原理理论课程中只接受了第一年的培训的读者，也许能更好地掌握本书的内容。第1章——第3章分别介绍了模拟电路术语、逻辑门高速特性和标准高速电路测量方法和技巧等内容。这三章内容构成了本书的核心，应该包括在任何高速逻辑设计的学习中。其余章节，第4章——第12章，每一章都讲述了一个高速逻辑设计中的专门问题，我们可以按照自己的需要选择学习。附录A收集了本书各部分的要点，列出了所提出的最重要的思想和概念。它可以作为我们进行系统设计时的一个检查要点（CHECKLIST），或者碰到问题时可作为本书内容的索引。附录B详细给出了各种上升时间测量形式背后的数学假设。它有助于把本书的结论跟相关术语的标准及来源联系起来。附录C是列举物理结构中的电阻、电容和电感计算的标准公式。这些公式已经在MathCad上实现并可以从作者处获得。

集成电路设计实验报告

集成电路设计实验报告时间：2011年12月

实验一原理图设计一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件二：实验内容使用schematic软件，设计出D触发器，设置好参数。二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的

高速电路设计参考(包含器件选择以及走线)

高速电路设计规则参考（初稿）张工 2015/3/8 高速电路完整性分析：信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。主要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。（引用于博士对信号完整性的理解）同时，归根到底，信号失真源自于信号传输过程的阻抗变化，因此假如一个信号的传输途径处处阻抗匹配且均衡，这信号的质量可以很好保留，不过实际中不能完全做到，但可以通过注意这些问题从而是信号质量有所改善，另外在多次阻抗改变和跌落之后信号会出现信号振铃、信号反射、上冲以及下冲等现象，此时可以通过一些有效的方法避免。以下将从信号完整性的层面出发，介绍以下一些高速电路的设计规则参考：一、器件选型及布局 1电容选型 1.1不同容值电容搭配通常情况下有经验的工程师都知道一般电源入口处都会搭配容量大小不一样的电容进行去耦或储能，但经常一知半解，因为从理论计算，大小电容并联就是两个电容的容值相加，没有什么作用。不过现实中由于制作工艺以及封装的不同，不同容值的电容其ESL和ESR是不同的，其谐振频率也不同。因此在信号频率小于其器件的谐振频率时电容表现出容性，当信号频率大于器件的谐振频率时电容表现为感性，因此高速电路中大电容常常由于谐振频率较低，表现出感性特性，此时电路中的电容将被大大削弱了去耦特性。因此通过搭配不同容值的电容可以在较大范围内满足电路的需求。同时尽量选用小ESL的电容。

通常设计中可以通过搭配不同数量级的电容改善去耦效果。 1.2电容封装同样容量的不同封装形式的电容其谐振频率也不同，通常小封装的电容等效串联电感更低，效串联电感基本相同电容有更低的等效串联电感。某型号陶瓷电容的ESL和ESR 测量值如下：因此高速电路中尽量选用小封装的器件进行设计。 2电容的布局 2.1电容去耦半径和电容的摆放位置有经验的工程师都会知道电容布局时小电容需要尽量靠近电源入口，大电容就可以放的远一点，这是因为电容对电源进行去耦时其存在一个去耦范围，即“去耦半径”。超过该电容的去耦半径时的其将起不到去耦半径。同时大容值的电容的去耦半径大，小电容的去耦半径小。例如某电路中0.001UF的陶瓷电容的去耦半径大概为2.4厘米。其去耦半径大小不仅与器件本身，同时还跟焊接的电路有关，不过起主导作用的是容值。 2.2降低EMI时电容的连线随着工作频率升高，滤波器件的感抗和PCB线路感抗开始呈现，且频率越高感抗越大，对供电回路的纹波影响越明显，因此需要选用感抗小的小容量电容提供良好的去耦。同时还应缩短滤波电容两端到负载的电源与地的距离，尽可能将去耦电容和负载器件放置在同一层。为降低EMI，也应尽量减小电源线和地回路之间包围的面积。以下图例都是说明如何设计良好的去耦电路拓扑结构和布线策略。

电路设计实验报告

电子技术课程设计题目：班级：姓名：合作者：

数字电子钟计时系统一、设计要求用中、小规模集成电路设计一台能显示时、分、秒的数字电子钟，基本要求如下： 1、采用LED显示累计时间“时”、“分”、“秒”。 2、具有校时功能。二、设计方案数字电子钟主要由振荡器、分频器、计数器、译码器、显示器等几部分组成，其整体框图为其中，秒信号发生器为：

由石英晶体发出32768Hz的振荡信号经过分频器，即CD4060——14级串行二进制计数器/分频器和振荡器，输出2Hz 的振荡信号传入D触发器，经过2分频变为秒信号输出。校时电路为：当K1开启时，与非门一端为秒信号另一端为高电位，输出即为秒信号秒计数器正常工作，当K1闭合，秒信号输出总为0，实现秒暂停。当K2/K3开启时，分信号/时信号输入由秒计数器输出信号及高电平决定，所以输出信号即为分信号/时信号，当K2/K3闭合时，秒信号决定分信号/时信号输出，分信号/时信号输出与秒信号频率一致，以实现分信号/时信号的加速校时。秒、分计数器——60进制

首先，调节CD4029的使能端，使其为十进制加法计数器。将输入信号脉冲输入第一个计数器（个位计数器）计十个数之后将，进位输出输给下一个计数器（十位计数器）的进位输入实现十秒计数。当计数器的Q1，Q2输出均为1时经过与门电路，输出高电平，作为分脉冲或时脉冲并同时使两计数器置零。时计数器——24进制时脉冲首先，调节CD4029的使能端，使其为十进制加法计数器。将输入信号脉冲输入第一个计数器（个位计数器）计十个数之后将，进位输出输给下一个计数器（十位计数器）的进位输入实现十秒计数。当十位计数器Q1和个位计数器Q2输出均为1时经过与门电路，输出高电平使两计数器置零。译码显示电路

关于高速电路设计的几个热门(困惑)观点

关于高速电路设计的几个热门（困惑）观点这一期和大家聊一聊高速电路设计中常见的几个设计观点，当然，对于这一部分可能会有一些工程师有不一样的观点，毕竟每一个人的理解都也不太一样，这也是就本人做过的或者了解到一些其他比较优秀公司的经验和设计习惯做这次分享。主要是总结高速线布线的一些情况。 1、关于松耦合还是紧耦合。只要了解高速电路的工程师都知道，差分线有紧耦合和松耦合之分，很多工程师在此都会纠结。一般SI工程师都会说这要看情况，我也会这么讲。但是从很多产品经验来看，对于差分走线，尽可能使用紧耦合会比较好。但是也有例外的情况，如果整个链路的布线有比较长一段距离无法达到紧耦合的话，这时就最好使用松耦合。图1显示了一对高速差分走线，采用了松耦合。由于最小间隔距离要求(受到SMA连接器的结构限制)，在器件下无法采用紧耦合。如果内层采用紧耦合，信号会从紧耦合瞬变成松耦合，这会引起阻抗不连续。图1. 松耦合和地参考实例 2、关于使用微带线还是带状线。通常，PCB布线分为微带线和带状线。很多资料都在讨论高速信号到底是使用微带线还是带状线，个人认为，布线在哪一层都是可以的，根据需要，如果布线长度较长，那么建议布线在内层（带状线）比较好（损耗和串扰都非常有优势），当然，内层会使信号换层，增加via。带状线还有将信号与其他噪声源相屏蔽的优势。

3、关于布线为圆弧角。现在设计工程师经常流传说高速信号线在设计时，都要使用圆角布线，其实不一定，我们之前做过很多实验，对于不超过10Gbps的信号设计，45°角布线完全可以满足设计要求（SI/EMC），当然，建议不要使用90°拐角，这会带来阻抗不连续性。当然，要是你还是不相信，那么你就去绕圆弧线吧。 4、关于跨分割。大家在学习高速电路设计的时候，不要让高速信号跨过平面分割层。当然，谁又不想有一个完整的平面，但是，当你遇到HDI板的时候，就会遇到不得不跨分割的情况，那么，请大胆的跨吧。记得让布线尽快的跨过gap区域（如图2），切忌在gap上绕线（如图3）；如果可以，请就近加一颗合适的电容（猜一猜为什么要一个电容？）。（记住，这是在逼不得已的情况再跨，切记不要胡乱的来回跨，毕竟跨分割会增加返回通路，导致布线电感增加，阻抗变化，进而影响信号完整性）图2 跨分割平面

集成电路设计实习报告-孙

集成电路版图设计实习报告学院：电气与控制工程学院专业班级：微电子科学与工程1101班姓名：孙召洋学号：1106080113

一、实验要求： 1. 熟悉Cadence的工作环境。 2. 能够熟练使用Cadence工具设计反相器，与非门等基本电路。 3. 熟记Cadence中的快捷操作。比如说“W”是连线的快捷键。 4. 能够看懂其他人所画的原理图以及仿真结果，并进行分析等。二、实验步骤： 1、使用用户名和密码登陆入服务器，右击桌面，在弹出菜单中单击open Terminal；在弹出的终端中键入Unix命令icfb&然后按回车启动Cadence。Cadence启动完成后，关闭提示信息。设计项目的建立 2、点击Tools-Library Manager启动设计库管理软件。点击File-New-Library 新建设计库文件。在弹出的菜单项中输入你的设计库的名称，比如My Design,点击OK。选择关联的工艺库文件，点击OK。在弹出的菜单中的Technology Library下拉菜单中选择需要的工艺库，然后单击OK。 3、设计的项目库文件建立完成，然后我们在这个项目库的基础上建立其子项目。点击选择My Design，然后点击File-New-Cell View。输入子项目的名称及子项目的类型，这设计版图之前我们假定先设计原理图：所以我们选择Composer-Schematic，然后点击OK。 4、进入原理图编辑平台,原理图设计,输入器件：点击Instance按键或快捷键I插入器件。查找所需要的器件类型-点击Browse-tsmc35mm-pch5点击Close。更改器件参数，主要是宽和长。点击Hide，在编辑作业面上点击插入刚才设定的器件。如果想改参数器件，点击选择该器件，然后按Q，可以修改参数器件使用同样的方法输入Nmos,工艺库中叫nch5. 点击Wire(narrow)手动连线。完成连线后，输入电源标志和地标志：在analogLib库中选择VDD和GND，输入电源线标示符。接输入输出标示脚：按快捷键P，输入引脚名称in, Direction选择input,点击Hide，并且和输入线连接起来。同理设置输出引脚Out。 5、版图初步建立新的Cell，点击File-New-Cell View 还是建立名称为inv的版图编辑文件，Tool选择Virtuoso版图编辑软件，点击OK，关闭信息提示框。进入版图编辑环境根据之前仿真所得宽长比和反相器inv或与非门NAND的原理图画出反相器inv或与非门NAND的IC版图； 6、完成后使用版图验证系统进行DRC（设计规则检查）。三、实验设计规则： 1、Linux常用的文件和目录命令： cd //用于切换子目录 pwd//用于显示当前工作子目录 ls//用于列出当前子目录下的所有内容清单 rm//用于删除文件 touch//用于建立文件或是更新文件的修改日期 mkdir//用于建立一个或者几个子目录

cmos模拟集成电路设计实验报告

北京邮电大学实验报告实验题目：cmos模拟集成电路实验姓名：何明枢班级：2013211207 班内序号：19 学号：2013211007 指导老师：韩可日期：2016 年 1 月16 日星期六

目录实验一:共源级放大器性能分析 (1) 一、实验目的 (1) 二、实验内容 (1) 三、实验结果 (1) 四、实验结果分析 (3) 实验二:差分放大器设计 (4) 一、实验目的 (4) 二、实验要求 (4) 三、实验原理 (4) 四、实验结果 (5) 五、思考题 (6) 实验三：电流源负载差分放大器设计 (7) 一、实验目的 (7) 二、实验内容 (7) 三、差分放大器的设计方法 (7) 四、实验原理 (7) 五、实验结果 (9) 六、实验分析 (10) 实验五：共源共栅电流镜设计 (11) 一、实验目的 (11) 二、实验题目及要求 (11) 三、实验内容 (11) 四、实验原理 (11) 五、实验结果 (14) 六、电路工作状态分析 (15) 实验六：两级运算放大器设计 (17) 一、实验目的 (17) 二、实验要求 (17) 三、实验内容 (17) 四、实验原理 (21) 五、实验结果 (23) 六、思考题 (24) 七、实验结果分析 (24) 实验总结与体会 (26) 一、实验中遇到的的问题 (26) 二、实验体会 (26) 三、对课程的一些建议 (27)

实验一:共源级放大器性能分析一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响二、实验内容 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。三、实验结果 1、实验电路图

高速电路设计技术

咼速数字电路设计技术探讨宏碁计算机桌上型计算机研展处工程师■苏家弘关于高速数字电路的电气特性，设计重点大略可分为三项：正时(Timing )、信号质量(Signal Quality )与电磁干扰(EMI )的控制。在正时方面，由于数字电路大多依据频率信号来做信号间的同步工作，因此频率本身的准确度与各信号间的时间差都需配合才能正确运作。在高速的世界里，时间失之毫厘差以千里，严格的控制线长，基版材质等都成为重要的工作。在信号质量方面，高速电路已不能用传统的电路学来解释。随着频率变高，信号线长已逐渐逼近电磁波长，此时诸如传输线原理(Tra nsmission Line )的分布电路(Distribute circuit )的概念，需加以引进才能解释并改进信号量测时所看到的缺陷。在电磁干扰方面，则需防范电路板的电磁波过强而干扰到其它的电器用品。本文将依序介绍这些设计上的重点。正时(Timing) 如图1，来源(source )芯片(A)发岀一个频率长度(T)的信号a给目标(target)芯片B< 对A的内部机制而言，他发岀或收起信号a是在频率上升一段时间之后，这就是有效持续时间valid delay )。在最坏的情形下，a信号只能持续T-(Tmax-Tmin)的时间。而B芯片，必须在这段持续时间内读入a，那就必须在频率B上升之前，a已存在一段设置时间(setup time )，在上升之后，再持续一段保存时间( hold time )。要考虑的有以下几点: 1. A与B所收到的频率信号CLK_A与CLK_B是否不同步？亦即是否有频率歪斜( clock skew ) 的现象。 2. 信号a从A传至B所用的传导时间(flight time )需要多少？ 3. 频率本身的不稳度(clock jitter )有多少？我们所设计的设置时间与保存时间能否容忍这个误差？传输速度的计算就1、2两点，我们都必须计算信号在电路板上的传导速度才行，但这又和许多系数息息相关，包括导体(通常为铜箔)的厚度与宽度，基板厚度与其材质的电介系数( permittivity )。尤其以基板的电介系数的影响最大：一般而言，传导速度与基板电介系数的平方根成反比。以常见的FR-4而言，其电介系数随着频率而改变，其公式如下：￡ =4.97-0.257log 但须注意，此处的参数f不是频率的频率，而是信号在傅立叶转换后所占的频宽。以Pentium n的频率信号为例，其上升或下降缘速率典型值约在2V/ns,对2.5V的频率信号而言，从10%到90%的信号水平约需1ns的时间，依公式： BW=0.35/T 可知频宽为350MHz。代入公式可知电介系数大约是 4.57。如果传导的是两片无穷大的导体所组成的完美传输线，那么传输的速度应为亦即 1.38xm/sec，或者5.43 in ch/ns。

组合逻辑电路设计实验报告

组合逻辑电路设计实验报告 1.实验题目组合电路逻辑设计一： ①用卡诺图设计8421码转换为格雷码的转换电路。 ②用74LS197产生连续的8421码，并接入转换电路。 ③记录输入输出所有信号的波形。组合电路逻辑设计二： ①用卡诺图设计BCD码转换为显示七段码的转换电路。 ②用74LS197产生连续的8421码，并接入转换电路。 ③把转换后的七段码送入共阴极数码管，记录显示的效果。 2.实验目的（1）学习熟练运用卡诺图由真值表化简得出表达式（2）熟悉了解74LS197元件的性质及其使用 3.程序设计格雷码转化：真值表如下：

卡诺图： 1 010100D D D D D D G ⊕=+= 2 121211D D D D D D G ⊕=+=

3232322D D D D D D G ⊕=+= 33D G = 电路原理图如下：七段码显示：真值表如下：卡诺图：

2031020231a D D D D D D D D D D S ⊕++=+++= 10210102b D D D D D D D D S ⊕+=++= 201c D D D S ++= 2020101213d D D D D D D D D D D S ++++= 2001e D D D D S +=

2021013f D D D D D D D S +++= 2101213g D D D D D D D S +++= 01213g D D D D D S +⊕+= 电路原理图如下：

4.程序运行与测试格雷码转化：逻辑分析仪显示波形：

030442003高速电路板设计与仿真

《高速电路板设计与仿真》课程教学大纲课程代码：030442003 课程英文名称：High Speed Printed Circuit Board Design and Emulation 课程类别：专业基础课课程性质：选修适用专业：电子科学与技术课程总学时：40 讲课：40 实验：0 上机：0 大纲编写（修订）时间：2011.7 一、大纲使用说明（一）课程的地位及教学目标本课程是电子科学与技术专业的专业任选课, 属于专业技术基础课，是一门重要的实践课程。通过本课程的学习,学生能够利用先进的高端软件设计高速电路板，绘制出具有实际意义的原理图和印刷电路板图，具有对设计中的信号完整性、电磁兼容性、电源完整性等问题的分析能力，熟悉一定的电子工艺和印刷电路板的布局布线知识，为今后从事高端设计工作打下一定的基础。（二）知识、能力及技能方面的基本要求在知识方面，要求学生具有初步的半导体工艺、印制电路、芯片封装等方面的知识，还要了解信号完整性、电磁兼容性、电源完整性等方面的基本概念，如此才能设计出高质量的高速PCB。在能力方面，要求学生具备一些计算机方面的操作技能。（三）实施说明 1.教学内容：包括原理图设计、PCB设计、高速信号仿真三部分，其中PCB设计为重点内容。应突出高速和高质量PCB的讲解,以适应高端设计要求。讲课要理论联系实际，设计具有实际意义的原理图和印刷电路板图，而不只是空讲理论知识。 2．教学方法：采用启发式教学，提高学生分析问题和解决问题的能力。鼓励学生通过实践和自学获取知识，培养学生的自学能力，调动学生自行设计的学习积极性和创新能力。 3．教学手段：本课程属于技术基础课，在教学中可采用电子教案、CAI课件及多媒体教学系统等先进教学手段，以确保在有限的学时内，全面、高质量地完成课程教学任务。 4．大纲实施时应贯彻学院工程训练与工程教育相结合的特点，注重学生的能力培养和专业素质的提高，尤其是培养学生的实际动手设计和操作的能力。（四）对先修课的要求本课程的先修课为电路、模拟电子电路、数字电子电路、计算机基础知识。（五）对习题课、实践环节的要求每次课后留有一定量的操作练习，要求学生课后在自己的电脑上学习操作。本课程无实验。（六）课程考核方式 1．考核方式：考查 2．考核目标：考核学生是否掌握了软件的基本操作方法，重点考核学生的原理图绘制和印刷电路板的设计能力，所设计的项目是否具有实际意义。 3．成绩构成：本课程的总成绩由两部分组成：平时成绩（包括平时自行练习、出勤等）占20%，期末验收成绩（以综合作业完成情况给出成绩）占80%。按优、良、中、及格、不及格五级给出最后成绩。（七）参考书目《Cadence SPB 15.7工程实例入门》于争著，电子工业出版社， 2010.5.

电路实习报告

OrCAD/PSpice电路分析实习报告学院：电气信息工程学院专业：电子信息工程班级：姓名：学号：指导老师：

目录一、实习目的二、实习的基本要求三、实习方式四、 OrCAD简介五、 OrCAD软件系统的功能及特点六、实习内容 1. 电路图绘制实例 2. 电路图的绘制 3. 电路特性分析 4. 实例特性分析七、实习心得

一、实习目的《OrCAD/PSpice电路分析》是一门实践性很强的课程。ORCAD是由ORCAD公司于八十年代末推出的EDA 软件，它是世界上使用最广的EDA软件，每天都有上百万的电子工程师在使用它，相对于其它EDA软件而言，它的功能也是最强大的。通过实训，使学生能够熟练掌握该软件的基本功能（绘制电路图、创建元器件、创建封装图、合理布局布线、设置障碍物、PCB后续处理等），能使用该软件设计出具有一定专业水平的PCB板。 1．学会安装OrCAD软件，了解并熟悉使用OrCAD PSpice软件系统。 2.学会在Capture中创建电路并运行出指定分析类型及仿真类型。 3.掌握运行仿真结果的方法，并学会分析数据及图形。 4.了解电路一些基本原件的使用方法。 5此次实习的目的不仅让大家如何使用Capture的绘图页编辑程序同时也增强大家的动手能力和实践能力。

二、实习的基本要求 1、这是对本期所学ORCAD知识进行的一次全面的演练，本次实习训需要用到ORCAD的许多基础知识和操作技能。 2、熟悉OrCAD软件的正确应用，绘制相应阴的原理图。 3、爱护公物，不准乱动实习场所的设备，护计算机房的清洁卫生，遵守机房规章制度。 4、实习期间，严格按学校的作习时间进行实习，不准迟到早退。 5、实习训结束后，每位同学除上交本次实训成果以外，还要写出一份实训报告。三、实习方式 1、听取专业人员的讲解。 2、查阅相关资料。 3、上机操作。四、OrCAD简介 OrCAD Capture (以下以Capture代称)是一款基于?操作环境下的电路设计工具。利用Capture，能够实现绘制电路原理图以

数字集成电路设计实验报告

哈尔滨理工大学数字集成电路设计实验报告学院：应用科学学院专业班级：电科12 - 1班学号：32 姓名：周龙指导教师：刘倩 2015年5月20日

实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图

SI高速电路设计

SI高速电路设计：EMI抑制 4.3 EMI的控制我们知道，造成设备性能降低或失效的电磁干扰必须同时具备三个要素，首先是有一个电磁场所，其次是有干扰源和被干扰源，最后就是具备一条电磁干扰的耦合通路，以便把能量从干扰源传递到受干扰源。因此，为解决设备的电磁兼容性，必须围绕这三点来分析。一般情况下，对于EMI的控制，我们主要采用三种措施：屏蔽、滤波、接地。这三种方法虽然有着独立的作用，但是相互之间是有关联的，良好的接地可以降低设备对屏蔽和滤波的要求，而良好的屏蔽也可以使滤波器的要求低一些。下面，我们来分别介绍屏蔽、滤波和接地。屏蔽能够有效的抑制通过空间传播的电磁干扰。采用屏蔽的目的有两个，一个是限制内部的辐射电磁能量外泄出控制区域，另一个就是防止外来的辐射电磁能量入内部控制区。按照屏蔽的机理，我们可以将屏蔽分为电场屏蔽、磁场屏蔽、和电磁场屏蔽。4.3.1.1 电场屏蔽一般情况下，电场感应可以看成是分布电容间的耦合，图1-4-4是一个电场感应的示意图。图1-4-4 电场感应示意图其中A为干扰源，B为受感应设备，其中Ua和Ub之间的关系为Ub=C1*Ua/(C1+C2)C1为A、B之间的分布电容；C2为受感应设备的对地电容。根据示意图和等式，为了减弱B上面的地磁感应，使用的方法有 EMI 控制技术现有的系统级 EMI控制技术包括： 1.将电路封闭在一个 FARADAY（法拉第）盒中（注意包含电路的机械封装应该密封）来实现 EMI屏蔽； 2.在电路板或者系统的 I/O端口采取滤波和衰减技术来实现 EMI 控制； 3.实现电路的电场和磁场的严格屏蔽，或者在电路板上采取适当的设计技术严格控制 PCB 走线和电路板层（自屏蔽）的电容和电感，从而改善 EMI 性能。一般来说，越接近 EMI源，实现 EMI控制所需的成本就越小。PCB 的集成电路芯片是EMI 最主要的能量来源，因此如果能够深入了解集成电路芯片的内部特征，可以简化 PCB和系统级设计中的 EMI控制。 EMI 的来源数字集成电路从逻辑高到逻辑低之间的转换或者从逻辑低到逻辑高之间的转换过程，输出端产生的方波信号频率并不是导致 EMI 的唯一频率成分。该方波中包含频率范围宽广的正弦谐波分量，这些正弦谐波分量构成工程师所关心的 EMI频率成分。最高的 EMI频率也称为 EMI发射带宽，它是信号上升时间而不是信号频率的函数。计算 EMI发射带宽的公式为： F=0.35/Tr，其中：F 是频率，单位是 GHz；Tr 是单位为 ns（纳秒）的信号上

模拟集成电路设计经典教材

1、 CMOS analog circuit design by P.E.ALLEN 评定：理论性90 实用性70 编写 100 精彩内容：运放的设计流程、比较器、开关电容这本书在国内非常流行，中文版也翻译的很好，是很多人的入门教材。建议大家读影印版，因为ic 领域的绝大部分文献是以英文写成的。如果你只能读中文版，你的学习资料将非常有限。笔者对这本书的评价并不高，认为该书理论有余，实用性不足，在内容的安排上也有不妥的地方，比如没有安排专门的章节讲述反馈，在小信号的计算方面也没有巧方法。本书最精彩的部分应该就是运放的设计流程了。这是领域里非常重要的问题，像Allen 教授这样将设计流程一步一步表述出来在其他书里是没有的。这正体现了Allen 教授的治学风格：苛求理论的完整性系统性。但是，作为一项工程技术，最关键的是要解决问题，是能够拿出一套实用的经济的保险的方案。所以，读者会发现，看完最后一章关于ADC/DAC 的内容，似乎是面面俱到，几种结构的ADC 都提到了，但是当读者想要根据需求选择并设计一种ADC/DAC 时，却无从下手。书中关于比较器的内容也很精彩，也体现了Allen 教授求全的风格。不过，正好其它教科书里对比较器的系统讲述较少，该书正好弥补了这一缺陷。Allen 教授是开关电容电路和滤波器电路的专家。书中的相关章节很适合作为开关电容电路的入门教材。该书的排版、图表等书籍编写方面的工作也做的很好。像Allen 这样的理论派教授不管在那所大学里，大概都会很快的获得晋升吧。另外，Allen 教授的学生Rincon Moca 教授写的关于LDO 的书非常详尽，值得一读。 2、 CMOS Circuit Design Layout and Simulation CMOS Mixed-Signal Circuit Design by R.J.Baker 评定：理论性80 实用性100 编写80 精彩内容：数据转换器的建模和测量、hspice 网表这本书的风格和Allen 的书刚好相反：理论的系统性不强，但是极为实用，甚至给出大量的电路仿真网表和hspice 仿真图线。这本书的中文版翻译的也很好。最近出了第二版，翻译人员换了，不知道翻译的水平如何。不过，第二版好贵啊~~ Baker 教授在工业界的实战经验丰富，曾经参加过多年的军方项目的研发，接收器，锁相环，数据转换器，DRAM 等曾设计过。所以，书中的内容几乎了包含了数字、模拟的所有重要电路，Baker 教授