EDA(FPGA)期末考试试题汇总
这是长期总结的EDA期末考试试题
试题一
1-2与软件描述语言相比，VHDL有什么特点? P6
答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5
什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?
答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。
1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10
答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12
答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
2-1 叙述EDA的FPGA/CPLD设计流程。 P13~16
答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。
2-2 IP是什么?IP与EDA技术的关系是什么? P24~26
IP是什么?
答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。
IP与EDA技术的关系是什么?
答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。
3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P34~36
答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。
说明GAL是怎样实现可编程组合电路与时序电路的?
答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。
3-2 什么是基于乘积项的可编程逻辑结构? P33~34，40
答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。
3-3 什么是基于查找表的可编程逻辑结构? P40~41
答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。
3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~56
答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。
4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MUX221 IS
PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号
s0,s1:IN STD_LOGIC;
outy:OUT STD_LOGIC);--输出端
END ENTITY;
ARCHITECTURE ONE OF MUX221 IS
SIGNAL tmp : STD_LOGIC;
BEGIN
IF s0=”0” THEN tmp<=a2;
ELSE tmp<=a3;
END IF;
END PROCESS;
PR02:PROCESS(s1)
BEGIN
IF s1=”0” THEN outy<=a1;
ELSE outy<=tmp;
END IF;
END PROCESS;
END ARCHITECTURE ONE;
END CASE;
4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MULTI IS
PORT(CL:IN STD_LOGIC; --输入选择信号
CLK0:IN STD_LOGIC; --输入信号
OUT1:OUT STD_LOGIC);--输出端
END ENTITY;
ARCHITECTURE ONE OF MULTI IS
SIGNAL Q : STD_LOGIC;
BEGIN
PR01: PROCESS(CLK0)
BEGIN
IF CLK ‘EVENT AND CLK=’1’
THEN Q<=NOT(CL OR Q);ELSE
END IF;
END PROCESS;
PR02: PROCESS(CLK0)
BEGIN
OUT1<=Q;
END PROCESS;
END ARCHITECTURE ONE;
END PROCESS;
4-5.给出1位全减器的VHDL描述。要求：
(1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。
(2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x –y - sun_in = diffr) 底层文件1：or2a.VHD实现或门操作
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY or2a IS
PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);
END ENTITY or2a;
ARCHITECTURE one OF or2a IS
BEGIN
c <= a OR b;
END ARCHITECTURE one;
底层文件2：h_subber.VHD实现一位半减器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY h_subber IS
PORT(x,y:IN STD_LOGIC;
diff,s_out::OUT STD_LOGIC);
END ENTITY h_subber;
ARCHITECTURE ONE OF h_subber IS
SIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
xyz <= x & y;
CASE xyz IS
WHEN "00" => diff<='0';s_out<='0';
WHEN "01" => diff<='1';s_out<='1';
WHEN "10" => diff<='1';s_out<='0';
WHEN "11" => diff<='0';s_out<='0';
WHEN OTHERS => NULL;
END CASE;
END PROCESS;
END ARCHITECTURE ONE;
顶层文件：f_subber.VHD实现一位全减器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY f_subber IS
PORT(x,y,sub_in:IN STD_LOGIC;
diffr,sub_out:OUT STD_LOGIC);
END ENTITY f_subber;
ARCHITECTURE ONE OF f_subber IS
COMPONENT h_subber
PORT(x,y:IN STD_LOGIC;
diff,S_out:OUT STD_LOGIC);
END COMPONENT;
COMPONENT or2a
PORT(a,b:IN STD_LOGIC;
c:OUT STD_LOGIC);
END COMPONENT;
SIGNAL d,e,f: STD_LOGIC;
BEGIN
u1:h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);
u2:h_subber PORT MAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f);
u3:or2a PORT MAP(a=>f,b=>e,c=>sub_out);
END ARCHITECTURE ONE;
END ARCHITECTURE ART;
4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。
MAX3256顶层文件
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY MAX3256 IS
PORT (INA,INB,INCK: IN STD_LOGIC;INC: IN STD_LOGIC;
E,OUT:OUT STD_LOGIC);
END ENTITY MAX3256;
ARCHITECTURE ONE OF MAX3256 IS COMPONENT LK35 --调用LK35声明语句PORT(A1,A2:IN STD_LOGIC;CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC); END COMPONENT;
COMPONENT D --调用D触发器声明语句
PORT(D,C:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC);
END COMPONENT;
COMPONENT MUX21--调用二选一选择器声明语句
PORT(B,A:IN STD_LOGIC;S:IN STD_LOGIC;C:OUT STD_LOGIC);
END COMPONENT;
SIGNAL AA,BB,CC,DD: STD_LOGIC;
BEGIN
u1: LK35 PORT MAP(A1=>INA,A2=>INB,CLK=INCK, Q1=>AA,Q2=>BB);
u2: D PORT MAP(D=>BB;CLK=>INCK,C=>INC,Q=>CC);
u3:LK35 PORT MAP (A1=>BB,A2=>CC,CLK=INCK, Q1=>DD,Q2=>OUT1)；
u4: MUX21 PORT MAP (B=>AA,A=>DD,S=>BB,C=>E);
END ARCHITECTURE ONE;
4-7含有异步清零和计数使能的16位二进制加减可控计数器。LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
PORT(CLK,RST,EN:IN STD_LOGIC; CHOOSE:IN BIT;
SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0;
COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0);
END CNT16;
ARCHITECTURE ONE OF CNT16 IS
BEGIN
PROCESS(CLK,RST,SDATA)
VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0);
BEGIN
IF RST='1' THEN --计数器异步复位 QI:=(OTHERS=>'0');
ELSIF SET=’1’ THEN--计数器一步置位
QI:=SETDATA;
ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿
IF EN=’1’ THEN –检测是否允许计数
IF CHOOSE=’1’ THEN --选择加法计数
QI:=QI+1; --计数器加一
ELSE QI=QI-1; --计数器加一
END IF;
COUT<=QI;--将计数值向端口输出
END PROCESS;
END ONE;
6-4
答：变量：变量是一个局部量，只能在进程和子程序中使用。变量不能将信息带出对它做出定义的当前结构。变量的赋值是一种理想化的数据传输，是立即发生的，不存在任何延时行为。变量的主要作用是在进程中作为临时的数据存储单元。
信号：信号是描述硬件系统的基本数据对象，其性质类似于连接线；可作为设计实体中并行语句模块间的信息交流通道。信号不但可以容纳当前值，也可以保持历史值；与触发器的记忆功能有很好的对应关系。
6-7 什么是重载函数?重载算符有何用处?如何调用重载算符函数?
答：（1）根据操作对象变换处理功能。
（2）用于两个不同类型的操作数据自动转换成同种数据类型，并进行运算处理。
（3）如何调用重载算符函数?采用隐式方式调用，无需事先声明。
6-8 判断下面三个程序中是否有错误，指出错误并给出完整程序。
程序1:
Signal A,EN : std_logic;
…………………
Process(A, EN)
Variable B: std_log ic;
Begin
if EN=l then B<=A; end if; --将“B<=A”改成“B:=A”
end process;
程序2:
Architecture one of sample is
variable a，b，c:integer;
begin
c<=a+b; --将“c<=a+b”改成“c:=a+b”
end;
程序3:
library ieee;
use ieee.std_logic_1164.all;
entity mux21 is
PORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;); --将“;)”改成“)”
end sam2; --将“sam2”改成“entity mux21”
architecture one of mux2l is
begin
--增加“process(a,b,sel) begin”
if sel= '0' then c:=a; else c:=b; end if; --应改成“if sel= '0' then c<=a; else c<=b; end if;”
--增加“end process;”
end two; --将“two”改成“architecture one”
74LS160的程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
port(clk,clr,p,t,load :in std_logic;
y :out std_logic;
led :buffer std_logic;
d :in std_logic_vector(3 downto 0);
q :buffer std_logic_vector(3 downto 0);
hex :out std_logic_vector(6 downto 0));
end jishuqi;
architecture behav of jishuqi is
signal count2: integer range 0 to 9;
signal hz : integer range 0 to 1;
begin
process(clk)
variable count: integer range 0 to 25000000;
begin
if (clk='1'and clk'event)then count:=count+1;
if (count=12500000) then hz<=1;y<='1';
elsif (count=25000000) then hz<=0;y<='0';
count:=0;
end if;
end if;
end process;
----------------------------------------
process(clr,hz,p,t,d,load,q)
begin
if clr='0'then q<="0000";
else
if hz=1 and hz'event then
if load='0' then q<=d;
elsif load='1' then
if p='1' then
if t='1' then
if q="1001" then q<="0000";led<=not led;
else q<=q+1
end if;
end process;
process(p,t,d,q)
begin
if p='0' then q<=q;
elsif t='0' then q<=q;
end if;
end process;
----------------------------------------
process(q)
begin
case q is
when "0000"=>count2<=0;
when "0001"=>count2<=1;
when "0010"=>count2<=2;
when "0011"=>count2<=3;
when "0100"=>count2<=4;
when "0101"=>count2<=5;
when "0110"=>count2<=6;
when "0111"=>count2<=7;
when "1000"=>count2<=8;
when "1001"=>count2<=9;
when others=>count2<=null;
end case;
end process;
------------------------------------------
process(count2)
begin
case count2 is
when 0=>hex<="0000001";
when 2=>hex<="0010010";
when 3=>hex<="0000110";
when 4=>hex<="1001100";
when 5=>hex<="0100100";
when 6=>hex<="0100000";
when 7=>hex<="0001111";
when 8=>hex<="0000000";
when 9=>hex<="0000100";
end case;
end process;
end behav;
4选1多路选择器
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity mux4 is port(d0,d1,d2,d3 :in std_logic;
a0,a1 :in std_logic;
q :out std_logic);
end mux4;
architecture behavioral of mux4 is signal sel :integer;
begin with sel select
q <= d0 after 10ns when 0, d1 after 10ns when 1, d2 after 10ns when 2,d3 after 10ns when 3, ‘x’ afte r 10ns when other;
sel <= 0 when a0 =‘0’ and a1 =‘0’ else 1 when a0 =‘1’ and a1 =‘0’ else
2 when a0 =‘0’ and a1 =‘1’ else
3 when a0 =‘1’ and a1 =‘1’ else 4;
end behavioral
七段数码显示译码器设计实验程序1：
library ieee;
use ieee.std_logic_1164.all；
entity decl7s is
port (a : in std_logic_vector(3 downto 0);
led7s : out std_logic_vector(6 downto 0));
end ;
architecture one of decl7s is
begin
process(a)
begin
case a is
when "0000" => led7s <= "0111111";
when "0001" => led7s <= "0000110";
when "0010" => led7s <= "1011011";
when "0011" => led7s <= "1001111";
when "0100" => led7s <= "1100110";
when "0101" => led7s <= "1101101";
when "0110" => led7s <= "1111101";
when "0111" => led7s <= "0000111";
when "1000" => led7s <= "1111111";
when "1001" => led7s <= "1101111";
when "1010" => led7s <= "1110111";
when "1011" => led7s <= "1111100";
when "1100" => led7s <= "0111001";
when "1101" => led7s <= "1011110";
when "1110" => led7s <= "1111001";
when "1111" => led7s <= "1110001";
when others => null;
end case;
end process;
end;
实验程序2：
library ieee;
use ieee.std_logic_unsigned.all;
entity cnt4b is
port(clk,rst,ena : in std_logic;
outy : out std_logic_vector(3 downto 0);
cout : out std_logic);
end cnt4b;
architecture behav of cnt4b is
begin
process(clk,rst,ena)
variable outyI : std_logic_vector(3 downto 0);
begin
if rst = '1' then outyI :=(others =>'0');
elsif clk'event and clk='1' then
if ena = '1' then
if outyI < 15 then outyI := outyI+1;
else outyI := (others =>'0');
end if;
if outyI = 15 then cout <='1';
else cout<= '0';
end if;
outy <= outyI;
end process;
end behav;
实验程序3：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity shenjiao is
port(clock0,rst0,ena0 : in std_logic;
led : out std_logic_vector(6 downto 0);
cout0 : out std_logic);
end entity shenjiao;
architecture zl1 of shenjiao is
component cnt4b
port(clk,rst,ena : in std_logic;
outy : out std_logic_vector(3 downto 0);
cout : out std_logic);
end component;
component decl7s
port(a : in std_logic_vector(3 downto 0);
led7s : out std_logic_vector(6 downto 0));
end component;
signal tmp : std_logic_vector(3 downto 0);
begin
u1: cnt4map(clk=>clock0,rst=>rst0,ena=>ena0,outy=>tmp,cout=>cout0); u2: decl7s port map(a=>tmp,led7s=>led);
end architecture zl1;
八位数码扫描显示电路实验程序例6-19
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity scan_led is
port(clk:in std_logic;
sg:out std_logic_vector(6 downto 0);
bt:out std_logic_vector(7 downto 0));
end;
architecture one of scan_led is
signal cnt8 : std_logic_vector(2 downto 0);
signal a : integer range 0 to 15;
begin
begin
case cnt8 is
when "000" => bt <="00000001";a<=1;
when "001" => bt <="00000010";a<=3;
when "010" => bt <="00000100";a<=5;
when "011" => bt <="00001000";a<=7;
when "100" => bt <="00010000";a<=9;
when "101" => bt <="00100000";a<=11;
when "110" => bt <="01000000";a<=13;
when "111" => bt <="10000000";a<=15;
when others => null;
end case;
end process p1;
p2:process(clk)
begin
if clk'event and clk = '1' then cnt8 <= cnt8+1; end if;
end process p2;
p3:process(a)
begin
case a is
when 0 => sg <="0111111"; when 1 => sg <= "0000110";
when 2 => sg <="1011011"; when 3 => sg <= "1001111";
when 4 => sg <="1100110"; when 5 => sg <= "1101101"
when 6 => sg <="1111101"; when 7 => sg <= "0000111";
when 8 => sg <="1111111"; when 9 => sg <= "1101111";
when 10 => sg <="1110111"; when 11 => sg <= "1111100";
when 12 => sg <="0111001"; when 13 => sg <= "1011110"; when 14 => sg <="1111001"; when 15 => sg <= "1110001"; when others => null;
end case;
end process p3;
end;
程序1 2选1选择器：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY mux21a IS
PORT(a, b : IN STD_LOGIC;
s : IN STD_LOGIC;
y : OUT STD_LOGIC）；
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
PROCESS (a,b,s)
BEGIN
IF s = '0' THEN
y <=a;
ELSE y <=b;
END IF;
END PROCESS;
END ARCHITECTURE one ;
程序2 多路选择器：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY muxk IS
PORT(a1,a2,a3,s0,s1:in std_logic;
outy:out std_logic);
END muxk;
ARCHITECTURE one OF muxk IS
COMPONENT mux21a
PORT(a,b,s:IN STD_LOGIC;
END COMPONENT;
SIGNAL tmp:STD_LOGIC;
BEGIN
U1:mux21a PORT MAP(a=>a2,b=>a3,s=>s0,y=>tmp);
U2:mux21a PORT MAP(a=>a1,b=>tmp,s=>s1,y=>outy);
END ARCHITECTURE;
程序3半加器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT(a,b:IN STD_LOGIC;
co,so:OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fhl OF h_adder is
BEGIN
so<=NOT(a XOR (NOT b));CO<= a AND b;
END ARCHITECTURE fhl;
或门逻辑描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY or2a IS
PORT (a,b:IN STD_LOGIC;
C:OUT STD_LOGIC);
END ENTITY OR2a;
ARCHITECTURE one OF or2a IS
BEGIN
C<=a OR b;
END ARCHITECTURE one;
全加器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_adder IS
PORT (ain, bin, cin : IN std_logic;
cout, sum :OUT STD_LOGIC);
END ENTITY f_adder;
ARCHITECTURE fd1 OF f_adder IS
COMPONENT h_adder
PORT ( a, b: IN STD_LOGIC;
cO,SO: out std_logic);
END COMPONENT;
COMPONENT or2a
PORT(a,b: IN STD_LOGIC;
c: OUT STD_LOGIC);
END COMPONENT;
SIGNAL d,e,f: STD_LOGIC;
BEGIN
u1 : h_adder PORT MAP(a=>ain, b=>bin, co=>d, so=>e);
u2 : h_adder PORT MAP(a=>e, b=>cin, co=>f, so=>sum);
u3: or2a PORT MAP(a=>d, b=>f, c=>cout);
END ARCHITECTURE fd1;
试题二
一、单项选择题：（20分）
1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为D 。A .瘦IP B.固IP C.胖IP D.都不是
2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。D
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；
3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A. FPGA全称为复杂可编程逻辑器件；
B. FPGA是基于乘积项结构的可编程逻辑器件；
C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4．进程中的信号赋值语句，其信号更新是___C____。
A. 按顺序完成；
B.比变量更快完成；
C.在进程的最后完成；
5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述B
A.器件外部特性；
B. 器件的内部功能；
C.器件的综合约束；
D.器件外部特性与内部功能。
6．不完整的IF语句，其综合结果可实现A
A. 时序逻辑电路
B.组合逻辑电
C. 双向电路
D. 三态控制电路
7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化B
①流水线设计②资源共享③逻辑优化④串行化
⑤寄存器配平⑥关键路径法
A. ①③⑤
B. ②③④
C. ②⑤⑥
D. ①④⑥
8．下列标识符中，__________是不合法的标识符。B
A. State0
B. 9moon
C. Not_Ack_0
D. signall
9．关于VHDL中的数字，请找出以下数字中最大的一个： A
A. 2#1111_1110#
B.8#276#
C.10#170#
D. 16#E#E1
10．下列EDA软件中，哪一个不具有逻辑综合功能：B
A.Max+Plus II
B.ModelSim
C.QuartusII
D. Synplify
三、VHDL程序填空：（10分）
LIBRARY IEEE; -- 8位分频器程序设计
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY PULSE IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC_VECTOR (7 DOWNTO 0);
FOUT : OUT STD_LOGIC );
END;
ARCHITECTURE one OF PULSE IS
SIGNAL FULL : STD_LOGIC;
BEGIN
P_REG: PROCESS(CLK)
VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
IF CLK’EVENT AND CLK = ‘1’ THEN
IF CNT8 = "11111111" THEN
CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8
FULL <= '1'; --同时使溢出标志信号FULL输出为高电平
ELSE CNT8 := CNT8 + 1; --否则继续作加1计数
FULL <= '0'; --且输出溢出标志信号FULL为低电平
END IF;
END IF;
END PROCESS P_REG;
P_DIV: PROCESS(FULL)
VARIABLE CNT2 : STD_LOGIC;
BEGIN
IF FULL'EVENT AND FULL = '1' THEN
CNT2 <= NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反
IF CNT2 = '1' THEN FOUT <= '1';
ELSE FOUT <= '0';
END IF;
END IF;
END PROCESS P_DIV;
END;
四、VHDL程序改错：（10分）
01 LIBRARY IEEE ;
02 USE IEEE.STD_LOGIC_1164.ALL ;
03 USE IEEE.STD_LOGIC_UNSIGNED.ALL;
04 ENTITY LED7CNT IS
06 CLK : IN STD_LOGIC;
07 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;
08 END LED7CNT;
09 ARCHITECTURE one OF LED7CNT IS
10 SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);
11 BEGIN
12 CNT:PROCESS(CLR,CLK)
13 BEGIN
14 IF CLR = '1' THEN
15 TMP <= 0;
16 ELSE IF CLK'EVENT AND CLK = '1' THEN
17 TMP <= TMP + 1;
18 END IF;
19 END PROCESS;
20 OUTLED:PROCESS(TMP)
21 BEGIN
22 CASE TMP IS
23 WHEN "0000" => LED7S <= "0111111" ;
24 WHEN "0001" => LED7S <= "0000110" ;
25 WHEN "0010" => LED7S <= "1011011" ;
26 WHEN "0011" => LED7S <= "1001111" ;
27 WHEN "0100" => LED7S <= "1100110" ;
28 WHEN "0101" => LED7S <= "1101101" ;
29 WHEN "0110" => LED7S <= "1111101" ;
30 WHEN "0111" => LED7S <= "0000111" ;
31 WHEN "1000" => LED7S <= "1111111" ;
32 WHEN "1001" => LED7S <= "1101111" ;
33 WHEN OTHERS => LED7S <= (OTHERS => '0');
34 END CASE;
35 END PROCESS;
36 END one;
在程序中存在两处错误，试指出，并说明理由：
提示：在MAX+PlusII 10.2上编译时报出的第一条错误为：
Error:Line 15: File ***/led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”
第 15 行，错误：整数0不能直接赋值给TMP矢量
改正：TMP <= (OTHERS => ‘0’);
第 16 行，错误：ELSE IF 缺少一条对应的END IF语句
改正：将ELSE IF 改为关键字ELSIF
11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）
A.仿真器
B.综合器
C.适配器
D.下载
12．在执行MAX+PLUSⅡ的（D）命令，可以精确分析设计电路输入与输出波形间的延时量。
A .Create default symbol B. Simulator C. Compiler D.Timing Analyzer 13．VHDL常用的库是（A ）
A. IEEE
B.STD
C. WORK
D. PACKAGE
14．下面既是并行语句又是串行语句的是（ C ）
A.变量赋值
B.信号赋值
C.PROCESS语句
D.WHEN…ELSE语句
15．在VHDL中，用语句（D ）表示clock的下降沿。
A.clock’EVENT
B.clock’EVENT AND clock=’1’
C. clock=’0’
D.clock’EVENT AND clock=’0’
试题三
1．一般把EDA技术的发展分为（MOS时代）、（CMOS时代）和（ASIC时代）三个阶段。
2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。
3．EDA设计输入主要包括图形输入HDL文本输入和状态机输入。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下载到FPGA 和CPLD芯片中，完成硬件设计和验证。8．MAX+PLUS的文本文件类型是（后缀名）.VHD 。
9．在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。
1.VHDL语言中端口模式分为IN，OUT，INOUT和BUFFER。
2. 一般来说大部分CPLD是基于乘积项结构，大部分FPGA是基于查找表逻辑结构。
3. VHDL语言中信号赋值的符号是<=，变量赋值的符号是:=。
4.可编程逻辑器件StratixII系列属于FPGA；MAXII系列属于CPLD。
5. 进程语句必须由敏感信号的变化启动。
6. 仿真分时序和功能两种。
7. 在MAX+PLUSA文本输入中，要求文件名与实体名相一致。
1.常用的硬件语言是VHDL和VERILOG。
2.任何一个VHDL程序必须包含实体和结构体。
3.时钟上升可用CLK’EVENT AND CLK=’1’语句表示。
4.可编程逻辑器件的开发过程可分为输入，综合，适配，仿真和编程五个步骤。
5.数字电路中的状态机主要功能是实现高效率高可靠的逻辑控制。
6.可编程逻辑器件中最基本的触发器是D触发器。
7.数据对象有常数，变量和信号。
大学期末考试题
一、单项选择题（本大题共 20 小题，每小题 1 分，共 20 分） 1．咨询顾问最核心的能力是其( D ) A．专业水平B．策划力C．技术能力D．影响力 2．在设备结构优化战略实施过程中，为实行大批量生产，企业应提高比重的设备是(D) A．服役期短的设备B．技术水平高的设备C．通用型设备D．专用型设备 3．一般来讲，新兴产业的收入弹性系数( C ) A．小于 1 B．等于 1 C．大于 l D．不确定 4．一般来讲，标准产品的适宜推销方式是( D ) A．人员推销B．展示会C．关系营销D．广告 5．企业战略涉及期限较长，一般认为应( C ) A．至少 3 年B．3～5 年C．至少 5 年D．至少 10 年 6．财务管理咨询的主要对象是( C ) A．企业经营活动B．企业生产活动C．企业资本活动D．商品流通活动 7．为实现企业的目标利润而把成本费用控制在合理的水平之下的谋划与方略，属于 ( D ) A．成本结构优化战略B．成本控制战略C．节约成本战略D．目标成本战略 8．山东水泥厂张才奎同志身先士卒，不图报酬，参加全厂最苦的“打窑皮”，带领全厂职工一举扭转十年亏损的局面。张才奎实施的方案属于( B ) A．企业员工共同信念战略方案B．企业凝聚力方案C．企业整体战略方案D．企业职工形象方案 9．企业行为识别系统的简称是( B ) A．MI B．BI C．VI D．CIS 10．咨询机构在具体职位的设计中，首先应考虑( A ) A．工作的需要B．咨询人员的素质C．人际关系D．心理结构 11．企业使命和战略目标的咨询属于组织结构内( A) A．最高层次的咨询B．中间层次的咨询C．第二层次的咨询D．第三层次的咨询 12．企业成长第三阶段有可能发生的危机是( B ) A．专制危机B．控制危机C．领导危机D．丧失活力危机 13．新产品一般是指在以下哪一范围内第一次试制鉴定确认的产品?( C ) A．企业内B．企业所在地区C．一个省、市、自治区D．全国
EDA期末考试考卷及答案
（A卷） 赣南师范学院 2010—2011学年第一学期期末考试试卷（A卷）（闭卷）年级 2008 专业电子科学与技术（本）课程名称 EDA技术基础 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供 2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性B．器件的综合约束 C．器件外部特性与内部功能D．器件的内部功能 3．下列标识符中， B 是不合法的标识符。 A．State0 B．9moon C．Not_Ack_0 D．signall 4．以下工具中属于FPGA/CPLD集成化开发工具的是 D A．ModelSim B．Synplify Pro C．MATLAB D．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。 A．立即完成B．按顺序完成 C．在进程的最后完成D．都不对 6．以下关于CASE语句描述中错误的是 A A．CASE语句执行中可以不必选中所列条件名的一条 B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” C．CASE语句中的选择值只能出现一次 D．WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A．STD_LOGIC_ARITH B．STD_LOGIC_1164 C．STD_LOGIC_UNSIGNED D．STD_LOGIC_SIGNED 8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→A →综合→适配→时序仿真→编程下载→硬件测试。 A．功能仿真B．逻辑综合C．配置D．引脚锁定 9．不完整的IF语句，其综合结果可实现 D A．三态控制电路B．条件相或的逻辑电路 C．双向控制电路D．时序逻辑电路 10．下列语句中，属于并行语句的是A A．进程语句B．IF语句C．CASE语句D．FOR语句11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。 A．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C．综合是纯软件的转换过程，与器件硬件结构无关 D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 12．CPLD的可编程是主要基于什么结构 D 。 A．查找表（LUT）B．ROM可编程 C．PAL可编程D．与或阵列可编程 13．以下器件中属于Altera 公司生产的是 B A．ispLSI系列器件B．MAX系列器件 C．XC9500系列器件D．Virtex系列器件 14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D A．if clk'event and clk = '1' then B．if clk'stable and not clk = '1' then C．if rising_edge(clk) then D．if not clk'stable and clk = '1' then 15．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数
(完整版)武科大EDA试卷及答案
武科大EDA系统设计试卷及答案 一、单项选择题：（20分） 1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_____ D_____。 A .瘦IP B.固IP C.胖IP D.都不是 2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，____ D _____是错误的。 A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。 3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。 A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4．进程中的信号赋值语句，其信号更新是___C____。 A.按顺序完成； B.比变量更快完成； C.在进程的最后完成； D.都不对。 5． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B______。 A.器件外部特性； B.器件的内部功能； C.器件的综合约束； D.器件外部特性与内部功能。 6．不完整的IF语句，其综合结果可实现____ A ____。 A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_____ B____。 ①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法 A. ①③ ⑤ B. ②③④ C. ②⑤ ⑥ D. ①④⑥ 8．下列标识符中，_____B_____是不合法的标识符。 A. State0 B. 9moon C. Not_Ack_0 D.
大学语文期末考试题(1)
大学语文期末考试题2007 一、请翻译下列古文，两题任选一。（10分） 1、智术之士，必远见而明察，不明察，不能烛私；能法之士，必强毅而劲直，不劲直，不能矫奸。人臣循令而从事，案法而治官，非谓重人也。重人也者，无令而擅为，亏法以利私，耗国以便家，力能得其君，此所为重人也。智术之士明察，听用，且烛重人之阴情；能法之直到劲直，听用，矫重人之奸行。故智术能法之士用，则贵重之臣必在绳之外矣。是智法之士与当涂之人，不可两存之仇也。 2、魏其侯窦婴者，孝文（汉文帝）后从兄子也。孝文时，婴为吴相，病免。孝景（汉景帝）初即位，为詹事。梁孝王者，孝景弟也，其母窦太后爱之。梁孝王朝，因昆弟燕饮。是时上未立太子，酒酣，从容言曰：“千秋之後传梁王。”太后欢。窦婴引卮酒进上，曰：“天下者，高祖天下，父子相传，此汉之约也，上何以得擅传梁王！”太后由此憎窦婴。窦婴亦薄其官，因病免。太后除窦婴门籍，不得入朝请。 孝景三年，吴楚反，上察宗室诸窦，毋如窦婴贤，乃召婴。婴入见，固辞谢病不足任。太后亦惭。於是上曰：“天下方有急，王孙宁可以让邪？”乃拜婴为大将军，赐金千斤。婴乃言袁盎、栾布诸名将贤士在家者进之。
二、请赏析李清照《醉花阴》一词。（10分） 醉花阴 薄雾浓云愁永昼，瑞脑销金兽。佳节又重阳，玉枕纱厨，半夜凉初透。东篱把酒黄昏后，有暗香盈袖。莫道不销魂，帘卷西风，人比黄花瘦。 三、简答题。（共计15分） 1、请简要举例说明“赋”的文体特点。（5分） 2、史论贵在出新。请依据这一观点谈谈你对苏轼《留侯论》的理解。（10分） 四、请谈谈你对“大学”一文所提出的三纲领和八条目后四条目内容的理解。（15分） 五、“爱能入其中，观能出其外”，这是大文章家应有的境界。请结合贾平凹《秦腔》谈谈你对这一观点的理解。（20分） 六、分析题，两题任选一。（15分） 1、请分析《刺客列传》中燕太子丹这一人物的性格特点。
大学人工智能期末考试题库
《人工智能与专家系统》试卷（1）参考答案与评分标准 问答题（每题5分，共50分） 1．人工智能是何时、何地、怎样诞生的？（5分） 答：人工智能于1956年夏季在美国达特茅斯（Dartmouth）大学诞生。（3分）1956年夏季，美国的一些从事数学、心理学、计算机科学、信息论和神经学研究的年轻学者，汇聚在Dartmouth大学，举办了一次长达两个月的学术讨论会，认真而热烈地讨论了用机器模拟人类智能的问题。在这次会议上，第一次使用了“人工智能”这一术语，以代表有关机器智能这一研究方向。这是人类历史上第一次人工智能研讨会，标志着人工智能学科的诞生，具有十分重要的意义。（2分） 2．行为主义是人工智能的主要学派之一，它的基本观点是什么？（5分） 答：行为主义，又称进化主义或控制论学派。这种观点认为智能取决于感知和行动（所以被称为行为主义），它不需要知识、不需要表示、不需要推理。其原理是控制论和感知——动作型控制系统。 3．什么是知识表示？在选择知识表示方法时，应该考虑哪几个因素？（5分）答：知识表示是研究用机器表示知识的可行性、有效性的般方法，是一种数据结构与控制结构的统一体，既考虑知识的存储又考虑知识的使用。知识表示实际上就是对人类知识的一种描述，以把人类知识表示成计算机能够处理的数据结构。对知识进行表示的过程就是把知识编码成某种数据结构的过程。（3分）在选择知识表示方法时，应该考虑以下几个因素：(1)能否充分表示相关的领域知识；(2)是否有利于对知识的利用；(3)是否便于知识的组织、维护和管理；(4)是否便于理解和实现。（2分） 4．框架表示法有什么特点？（5分） 答：框架表示法有如下特点：结构性、继承性、自然性。（5分） 5．何谓产生式系统？它由哪几部分组成？（5分） 答：把一组产生式放在一起，让它们相互配合，协同作用，一个产生式生成的结论可以供另一个产生式作为已知事实使用，以求得问题的解，这样的系统称为产生式系统。（2分） 产生式系统一般由三个基本部分组成：规则库、综合数据库和推理机。（3分） 6．产生式系统中，推理机的推理方式有哪几种？请分别解释说明。（5分）答：产生式系统推理机的推理方式有正向推理、反向推理和双向推理三种。 正向推理：正向推理是从己知事实出发，通过规则库求得结果。 反向推理：反向推理是从目标出发，反向使用规则，求证已知的事实。 双向推理：双向推理是既自顶向下又自底向上的推理。推理从两个方向进行， 直至在某个中间界面上两方向结果相符便成功结束；如两方衔接不上，则推理失败。
EDA期末试卷及答案(2020年九月整理).doc
EDA期末试卷 一、填空题 1．一般把EDA技术的发展分为MOS时代、CMOS 代和ASIC 三个阶段。 2．EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。 3．EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。 4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。5．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。 6．图形文件设计结束后一定要通过仿真，检查设计文件是否正确。 7．以EDA方式设计实现的电路设计文件，最终可以编程下载 到FPGA 和CPLD 芯片中，完成硬件设计和验证。 8．MAX+PLUS的文本文件类型是（后缀名）.VHD 。9．在PC上利用VHDL进行项目设计，不允许在根目 录下进行，必须在根目录为设计建立一个工程目录（即文件夹）。
10．VHDL源程序的文件名应与实体名相同，否则无法通过编译。 二、选择题：。 11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器 B.综合 器 C.适配器 D.下载器12．在执行MAX+PLUSⅡ的（D ）命令，可以精确分析设计电路输入与输出波形间的延时量。 A .Create default symbol B. Simulator C. Compiler D. Timing Analyzer 13．VHDL常用的库是（A ） A. IEEE B.STD C. WORK D. PACKAGE 14．下面既是并行语句又是串行语句的是（ C ） A.变量赋值 B.信号赋值 C.PROCESS语 句 D.WHEN…ELSE语句 15．在VHDL中，用语句（D ）表示clock的下降沿。
大学语文期末考试试题
命题方式： 统一命题 佛山科学技术学院2008 —2009学年第一学期 《大学语文》课程期末考试试题B 专业、班级： 姓名： 学号： 一、选择题 （每小题 分，共 分） ．《秦晋崤之战》中提出“骄兵必败”的是： （ ） ．蹇叔 ．原轸 ．王孙满 ．皇武子 ．“攻之不克，围之不继，吾其还也”中的“吾其还也”应解释为： （ ） ．我们期盼回去啊 ．我们已经回去啦 ．我们还是回去吧 ．我们还要回来的 提出“齐物论”的是： （ ） ．孟子 ．庄子 ．老子 ．墨子 ．“于我心有戚戚焉”一句出自于： （ ） ．《庄子》 ．《论语》 ．《孟子》 ．《史记》 ．“羽岂其苗裔邪？何兴之暴也！”中“何兴之暴也”应理解为： （ ） ．他的兴起多么突然啊 ．他为何产生残暴之心啊 ．是什么让他暴跳如雷啊 ．为什么他要实施暴行啊 ．以下哪一点不是孟尝君的性格特点？ （ ） ．深谋远虑 ．目光不敏锐 ．礼贤下士 ．心胸宽广 ．元代最著名的戏曲品种是： （ ） ．院本 ．诸宫调 ．杂剧 ．南戏 ．古代的“五经”指的是诗、书、礼、易、 （ ）
论语。 ．大学。 ．中庸。 ．春秋。 ．以下哪一句不是孔子对《诗经》的评价？ （ ） ．感于哀乐，缘事而发。 ．温柔敦厚。 ．乐而不淫，哀而不伤。 ．思无邪。 ．《左传》最擅长描写的是： （ ） ．谋臣策士的游说 ．战争 ．政治、外交 ．鲁国内政 ．《沉沦》、《围城》、《百合花》、《太阳照在桑干河上》的作者依次是： （ ） ．达郁夫 钱钟书 茹志鹃 冰心 ．郁达夫 钱钟书 茹志鹃 丁玲 ．丁玲 钱钟书 达郁夫 茹志鹃 ．叶圣陶 钱钟书 茹志鹃 张洁 ．《倾城之恋》的作者是： （ ） ．庐隐 ．张爱玲 ．张天翼 ．周作人 ．从《雷雨》的人物关系中，选择正确一项：（ ） ．周萍与鲁大海是同父同母兄弟 ．周萍与鲁大海是异父同母兄弟 ．鲁四凤与鲁大海是同父同母兄妹 ．周萍与周冲是同父同母兄妹 ． 年代以抒写吐鲁番情歌著称的诗人是： （ ） ．闻 捷 ．郭小川 ．贺敬之 ．艾 青 ．粉碎“四人帮”后的第一个文学流派是以一篇小说的名字命名的，该小说的作者就是：（ ） ．舒 婷 ．王 蒙 ．卢新华 ．刘心武 “黑夜给了我黑色的眼睛，我却用它去寻找光明。”这句诗出自： （ ）
四川大学期末考试试题(A卷).doc
四川大学期末考试试题（A卷） （2013——2014 学年第一学期） 课程号：303066030课序号：课程名称：计算机基础及C程序设计语言 任课教师：刘亚梅刘洋任瑞玲曾晓东余勤罗伟王茂宁王忠邓丽华成绩： 适用专业年级：2012级学生人数：印题份数：学号：姓名： 考试须知 四川大学学生参加由学校组织或由学校承办的各级各类考试，必须严格执行《四川大学考试工作管理办法》和《四川大学考场规则》。有考试违纪作弊行为的，一律按照《四川大学学生考试违纪作弊处罚条例》进行处理。 四川大学各级各类考试的监考人员，必须严格执行《四川大学考试工作管理办法》、《四川大学考场规则》和《四川大学监考人员职责》。有违反学校有关规定的，严格按照《四川大学教学事故认定及处理办法》进行处理。 一、单项选择题（每题1.5分，共45分）（注：本题及以下各题均以VC++6.0为软件编程平台） 1.一个C程序总是从_______开始执行的。 A）main函数B）程序的第一行 C）程序的第一个函数D）不固定位置 2.以下对C语言的描述正确的是。 A）函数允许嵌套定义B）编译时不检查语法 C）用户所定义的标识符必须以字母开头D）转义字符以“\”开头 3.下列C语言中运算对象必须是整型的运算符是。 A) %= B) && C) = D) *= 4.若有以下程序段：int c1, c2=3, c3=2; c1=（float）c2/c3;则执行后，c1、c2的值分别是。 A)0，3.0 B) 1，3.0 C) 0，3 D) 1，3 5.下列变量定义中合法的是。 A）short_a=0xda; B）double b=1+5e2.5; C）int a=‘A’; D）float 2_and=1-e-3; 6.若变量已正确定义并赋值，符合C语言语法的表达式是。 A）++(a+1) B）a=7+b/c=a++ C）a=a+7=c+b D）a=’\0’ 7.设int a=1,b=2,c=3,m=4,n=5,p=3;，则执行表达式(a=m
EDA技术期末试卷(含答案)
班级 学号 姓名 密 封 线 内 不 得 答 题 一、单项选择题（30分） 1．以下描述错误的是 C A ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境 B ．Altera 是世界上最大的可编程逻辑器件供应商之一 C ．MAX+plusII 是Altera 前一代FPGA/CPL D 集成开发环境QuartusII 的更新换代新产品 D ．QuartusII 完全支持VHDL 、Verilog 的设计流程 2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 B A ．ModelSim B ．Leonardo Spectrum C ．Active HDL D ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 C A ．ispLSI 系列器件 B ．MAX 系列器件 C ．XC9500系列器件 D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 B A ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线 B ．信号的定义范围是结构体、进程 C ．除了没有方向说明以外，信号与实体的端口概念是一致的 D ．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 B A ．Moore 型状态机其输出是当前状态和所有输入的函数 B ．与Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期 C ．Mealy 型状态机其输出是当前状态的函数 D ．以上都不对 6．下列标识符中， B 是不合法的标识符。 A ．PP0 B ．END C ．Not_Ack D ．sig 7．大规模可编程器件主要有FPGA 、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是 C 。 A ．CPLD 即是现场可编程逻辑器件的英文简称 B ．CPLD 是基于查找表结构的可编程逻辑器件 C ．早期的CPL D 是从GAL 的结构扩展而来 D ．在Altera 公司生产的器件中，FLEX10K 系列属CPLD 结构 8．综合是EDA 设计流程的关键步骤，在下面对综合的描述中， D 是错误的。 A ．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B ．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件 C ．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 D ．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 9．嵌套使用IF 语句，其综合结果可实现 A 。 A ．带优先级且条件相与的逻辑电路 B ．条件相或的逻辑电路 C ．三态控制电路 D ．双向控制电路 10．在VHDL 语言中，下列对时钟边沿检测描述中，错误的是 D 。 A ．if clk'event and clk = ‘1’ then B ．if falling_edge(clk) then C ．if clk’event and clk = ‘0’ then D ．if clk’stable and not clk = ‘1’ then 11．下列那个流程是正确的基于EDA 软件的FPGA / CPLD 设计流程 B A ．原理图/HDL 文本输入→适配→综合→功能仿真→编程下载→硬件测试 B ．原理图/HDL 文本输入→功能仿真→综合→适配→编程下载→硬件测试 C ．原理图/HDL 文本输入→功能仿真→综合→编程下载→→适配硬件测试； D ．原理图/HDL 文本输入→功能仿真→适配→编程下载→综合→硬件测试 12．在VHDL 语言中，下列对进程（PROCESS ）语句的语句结构及语法规则的描述中，正确的是 A 。 A ．PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 B ．敏感信号参数表中，应列出进程中使用的所有输入信号 C ．进程由说明部分、结构体部分、和敏感信号参数表三部分组成 D ．当前进程中声明的变量也可用于其他进程 13．下列语句中，不属于并行语句的是 B A ．进程语句 B ．CAS E 语句 C ．元件例化语句 D ．WHEN …ELSE …语句 14．VHDL 语言共支持四种常用库，其中哪种库是用户的VHDL 设计现行工作 库 D A ．IEEE 库 B ．VITAL 库 C ．STD 库 D ．WORK 库 15．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A ．器件外部特性 B ．器件的综合约束 C ．器件外部特性与内部功能 D ．器件的内部功能 二、EDA 名词解释，写出下列缩写的中文含义（10分） 1．CPLD ：复杂可编程逻辑器件 2．ASIC ：专用集成电路 3．LUT ：查找表 4．EDA ：电子设计自动化 5．ROM ：只读存储器 三、程序填空题（20分） 以下是一个模为24（0~23）的8421BCD 码加法计数器VHDL 描述，请补充完整
《EDA》试题B答案
2007 至2008学年度第二学期期末考核 《EDA》试题（开卷） 卷号：B 时间：120 分钟 2008 年6 月 专业：电子信息工程学号：姓名： 一填空题（20分） 1、VHDL 2、DEVICE.LIB SYMBOLS.LIB 3、实际零件焊接到电路板时所指示的外观和焊点的位置 4、电子设计自动化电子CAD技术 5、A L T E R A，X I L I N X 6、WAIT 7、电路连接 8、SRAM-BASE 9、2.54mm 300mil 10、元件外观和元件引线端子的图形 二名词解释（20分） 1 PLD/FPGA PLD是可编程逻辑器件（Programable Logic Device）的简称，FPGA是现场可编程门阵列（Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA。 2.过孔 当需要连接两个层面上的铜膜走线时就需要过孔（Via）,过孔 又称为贯孔、沉铜孔和金属化孔。 过孔分为穿透式（Through）、半隐藏式(Blind)和隐藏式(Buried) 3.铜膜线 就是连接两个焊盘的导线，称为Track，一般铜膜线走线在不 同层面取不同的走向，例如顶层走水平线，则底层走垂直线。顶 层和底层走线之间的连接采用过孔（Via）连接。 4 PROM、PAL和PLA PROM：与阵列固定，或阵列可编程，一般用作存储器，其输入为存储器的地址，输出为存储器单元的内容。但输入的数目太大时，器件功耗增加，其局限性大。 PLA：与或阵列均可编程，但是其慢速特性和相对PAL、PROM而高得多的价格妨碍了它被广泛使用。PAL：或阵列固定，与阵列可编程，其第二代产品GAL具有了可电擦写、可重复编程、可设置加密的功能。 5 自顶向下的/自下而上的设计方法 自下而上的设计方法，使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计，自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。 第一个层次是行为描述第二个层次是数据流描述第三个层次为逻辑综合
大学语文期末考试试题及答案解析
大学语文期末考试试题及答案解析 一、单项选择题（每小题1分，共20分）： 1.“攻之不克，围之不继，吾其还也”中的“吾其还也”应解释为：（） A．我们期盼回去啊B．我们已经回去啦 C．我们还是回去吧D．我们还要回来的 2．“羽岂其苗裔邪？何兴之暴也！”中“何兴之暴也”应理解为：（） A．他的兴起多么突然啊B．他为何产生残暴之心啊 C．是什么让他暴跳如雷啊D．为什么他要实施暴行啊 3.“贫乏不能自存，使人属孟尝君。”一句中“属”字通（）字。 A．阻B．嘱C．祝D．助 4.“会当凌绝顶”后面一句是（）。 A．一览群山小B．一览名山小C．纵览江山小D．一览众山小 5.成语“梨花带雨”见于谁的作品？（） A.孟子 B.王维 C.白居易 D.陶渊明 6.窦娥的三桩誓愿不包括：（） A.血溅白练 B.六月飞雪 C.三年亢旱 D.诛杀奸人 7.古典名著《红楼梦》的成书年代是：（） A.唐代 B.元代 C.明代 D.清代 8.以下哪一句不是孔子对《诗经》的评价？（） A．感于哀乐，缘事而发。B．温柔敦厚。 C．乐而不淫，哀而不伤。D．思无邪。 9.“黑夜给了我黑色的眼睛，我却用它去寻找光明。”这句诗出自：（）A．《黑夜》B．《黑眼睛》C．《远和近》D．《一代人》 10.被曹禺认为“最具有雷雨性格”的人物是（）。 A．周朴园B．周繁漪C．鲁侍萍D．鲁大海 11.著名诗句“冬天已经来了，春天还会远吗？”出自（）。
A．《假如生活欺骗了你》B．《致大海》C．《西风颂》D．《我曾经爱过你》12.作者鲁迅对阿Q的批判态度是（）。 A．麻木不仁B．哀其不幸C．怒其不争D．哀其不幸，怒其不争 13.有“俄罗斯诗歌的太阳”美誉的诗人是（）。 A．华兹华斯B．歌德C．普希金D．雪莱 14.以下哪位诗人不属于现当代诗歌流派“朦胧诗群”的代表？（） A．杨炼B．北岛C．余光中D．舒婷 15.汪曾祺出的第一部小说集是（）。 A．《受戒》B．《邂逅集》C．《羊舍的夜晚》D．《大淖记事》 16.宋代著名女词人李清照自号易安居士，其词收在哪本词集里？（） A．《如梦令》B．《易安居士集》C．《漱玉词》D．《声声慢集》 17.诗句“为什么我的眼里常含泪水？因为我对这土地爱得深沉”出自（）。A．《土地》B．《泪水》C．《我爱这土地》D．《祖国》 18.以下属于莎士比亚四大悲剧之一的是：（） A．哈姆莱特B．威尼斯商人C．亨利四世D．浮士德 19.《变形记》的作者是：（） A．格里高尔B．尤奈斯库C．卡夫卡D．海明威 20.以下不属于英国“湖畔派”之一的诗人是：（） A．华兹华斯B．雪莱C．柯勒律治D．骚塞 二、简析题（每小题10分，共20分） 1. 简析汪曾祺小说《陈小手》的写作特点。 2. 简述普希金《致大海》中“大海”的象征意义。 三、论述题（任选一题且只需答一题，共20分；多答不会多给分）： 1．分析《齐桓晋文之事章》的论辩特色。 2．赏析马致远《天净沙?秋思》的艺术特色。
大学C期末考试题库
一、单选题： 1. 能作为C++程序的基本单位是( )。 A. 字符 B. 语句 C. 函数 D. 源程序文件 2. 程序中主函数的名字为（ ）。 A. main B. MAIN C. Main D. 任意标识符 3. 关于C++与C 语言的关系的描述中，（ ）是错误的。 A. C 语言是C++的一个子集; B. C 语言与C++是兼容的; C. C++对C 语言进行了一些改进; D. C++和C 语言都是面向对象的 4. 可用作C++语言用户标识符的一组标识符是( )。 A. void define +WORD B. a3_b3 _123 YN C. for -abc Case D. 2a DO sizeof 5. 存储以下数据，占用存储字节最多的是（ ）。 A. 0 B. ‘0’ C. “0” D. 0.0 6. 设int a=12；则执行完语句a+=a*a ；后，a 的值是( )。 A. 12 B. 144 C. 156 D. 288 7. 假设在程序中 a 、b 、c 均被定义成整型，所赋的值都大于1，则下列能正确表示代数式abc 1的表达式是( )。 A. 1.0/a*b*c B. 1/(a*b*c) C. 1/a/b/(float)c D. 1.0/a/b/c 8. 以下说法中正确的是（ ）。 A. C++程序总是从第一个定义的函数开始执行 B. C++程序总是从main 函数开始执行 C. C++函数必须有返回值，否则不能使用函数 D. C++程序中有调用关系的所有函数必须放在同一个程序文件中 9. 下面有关构造函数的描述中，正确的是（ ）。 A. 构造函数可以带有返回值 B. 构造函数的名字与类名完全相同 C. 构造函数必须带有参数 D. 构造函数必须定义，不能缺省 10.在声明类时，下面的说法正确的是（ ）。 A. 可以在类的声明中给数据成员赋初值 B. 数据成员的数据类型可以是register C. private ，public ，protected 可以按任意顺序出现 D. 没有用private ，public ，protected 定义的数据成员是公有成员 11.在下面有关析构函数特征的描述中，正确的是（ ）。 A. 一个类可以有多个析构函数 B. 析构函数与类名完全相同 C. 析构函数不能指定返回类型 D. 析构函数可以有一个或多个参数 12.构造函数是在（ ）时被执行的。 A. 程序编译 B. 创建对象 C. 创建类 D. 程序装入内存 13. 下面有关静态成员函数的描述中，正确的是（ ） A. 在静态成员函数中可以使用this 指针 B. 在建立对象前，就可以为静态数据成员赋值 C. 静态成员函数在类外定义是，要用static 前缀 D. 静态成员函数只能在类外定义 14.下面有关友员函数的描述中，真确的说法是（ ） A. 友员函数是独立于当前类的外部函数
(完整版)EDA期末考试题1
1.一个项目的输入输出端口是定义在（ A ）1-5 ACDCD 6-10 CCACA A. 实体中；. B. 结构体中； C. 任何位置； D. 进程中。 2. MAXPLUS2中编译VHDL源程序时要求( C ) A. 文件名和实体可以不同名； B. 文件名和实体名无关； C. 文件名和实体名要相同； D. 不确定。 3. VHDL语言中变量定义的位置是(D ) A. 实体中中任何位置； B. 实体中特定位置； C. 结构体中任何位置； D. 结构体中特定位置。 4.可以不必声明而直接引用的数据类型是(C ) A. STD_LOGIC ； B. STD_LOGIC_VECTOR； C. BIT； D. ARRAY。 5. MAXPLUS2不支持的输入方式是(D ) A 文本输入；.B. 原理图输入；C. 波形输入；D. 矢量输入。 6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是( C ) A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 7.下面不属于顺序语句的是( C ) A. IF语句； B. LOOP语句； C. PROCESS语句； D. CASE语句。 8. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是( A ) A. 器件外部特性； B. 器件的内部功能； C. 器件的综合约束； D. 器件外部特性与内部功能。 9. 进程中的信号赋值语句，其信号更新是( C ) A. 按顺序完成； B. 比变量更快完成； C. 在进程的最后完成； D. 都不对。 10. 嵌套使用IF语句，其综合结果可实现：(A ) A. 带优先级且条件相与的逻辑电路； B. 条件相或的逻辑电路； C. 三态控制电路； D. 双向控制电路。 一、单项选择题：（20分） 1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述
EDA(FPGA)期末考试试题
这是长期总结的EDA期末考试试题 试题一 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。 (2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。 (3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。 (4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 2-1 叙述EDA的FPGA/CPLD设计流程。 P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么? 答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P34~36 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。 说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。 3-2 什么是基于乘积项的可编程逻辑结构? P33~34，40 答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。 3-3 什么是基于查找表的可编程逻辑结构? P40~41 答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。 3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~56 答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。 4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX221 IS PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号 s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);--输出端 END ENTITY; ARCHITECTURE ONE OF MUX221 IS SIGNAL tmp : STD_LOGIC; BEGIN
大学语文期末考试题汇总(附答案整理)(1)(1)
大学语文期末考试题汇总 一．单选题 1.称赞《史记》为“史家之绝唱，无韵之离骚”的人是（鲁迅） 2.关于“子”的说法错误的是（自由职业者） 3.拟语录体形式记述的先秦诸子著作是（《论语》） 4.老舍著《断魂枪》中的主人公是（沙子龙） 5.《前赤壁赋》中苏子认为“惟江上之清风，与山间之明月，耳得之而为声，目遇之而成色，取之无禁，用之不竭。”表达（积极旷达的心境） 6.《前赤壁赋》一文运用主客问答的形式，其中“客”所起的作用（代表作者思想的一个侧面） 7.契诃夫《苦恼》中能听车夫姚纳诉说苦恼的是（小母马） 8.《前赤壁赋》中描写箫声的句子是（舞幽壑之潜蛟） 9.《苦恼》中车夫姚纳的苦恼是（没人听他诉说） 10.《前赤壁赋》中用来写景抒情说理的自然景物是（江水、清风、明月） 11.下列哪一句不是孔子对《诗经》的评价？（乐而不淫，哀而不伤） 12.、胡适在《容忍与自由》中写“绝对之事”用的原引事例主角是（陈独秀） 13.顾城最著名的一句话“黑夜给了我黑色的眼睛，我却用它寻找光明”出自哪一部诗集？（《一代人》） 二．填空 1.敏而好学，（不耻下问） 2.文质彬彬，（然后君子） 3.己所不欲，（勿施于人） 4.有朋自远方来，（不亦说乎？） 5.孔子字（仲尼），是中国先秦著名的思想家、教育家、政治家。孔子开创了私人讲学的风气，是（儒家）学派的创始人。 6.孔子创始学派儒家的核心思想是（仁、礼） 7.《史记》分为五部分，分别是（本纪十二篇，表十篇，书八篇，世家三十篇，列传七十篇） 8.《边城》作者（沈从文），七中的少女主人公（翠翠）
9.写出老舍的三部作品（《骆驼祥子》、《茶馆》、《四世同堂》 10.哀吾生之须臾，（羡长江之无穷） 11.（蒹葭苍苍），白露为霜，所谓伊人，（在水一方） 12.子曰：“三人行，必有我师焉，（择其善者而从之，其不善者而改之）。” 13.《诗经》三百篇，分为（风、雅、颂）三个体 14.孔子的儒家核心思想“仁”是（爱人），“仁”的施行应以（“礼”）为规范，崇尚克己复礼。 三．翻译题 1.子曰：“出门如见大宾，使民如承大祭，己所不欲，勿施于人，在邦无怨，在家无怨。” 译：孔子说：“出门在外要像接待贵宾一样尊敬谨慎，役使老百姓要像承当重大祭典一样严肃小心。自己不喜欢的事物，就不要强加给别人。在诸侯国里做官不会招致怨恨，在大夫的采邑里做官也不会招致怨恨。” 2.惟江上之清风，与山间之明月，耳得之而为声，目遇之而成色，取之无禁，用之不竭。是造物者之无尽藏也，而吾与子之所共适。 译：只有江上的清风和山间的明月，耳朵听它，听到的便是声音，眼睛看它，看到的便是色彩，取用它没有人禁止，享用它无穷无尽，这是大自然的无穷宝藏，是我和你可以共同享受的。” 四．论述题 1.阅读《骆驼祥子》片段并赏析。 可能会考的材料（不一定哈） 赏析一:祥子的手哆嗦得更厉害了，揣起保单，拉起车，几乎要哭出来。拉到个僻静地方，细细端详自己的车，在漆板上试着照照自己的脸！越看越可爱，就是那不尽合自己的理想的地方也都可以原谅了，因为已经是自己的车了。把车看得似乎暂时可以休息会儿了，他坐在了水簸箕的新脚垫儿上，看着车把上的发亮的黄铜喇叭。他忽然想起来，今年是二十二岁。因为父母死得早，他忘了生日是在哪一天。自从到城里来，他没过一次生日。好吧，今天买上了新车，就算是生日吧，人的也是车的，好记，而且车既是自己的心血，简直没什么不可以把人与车算在一块的地方。